Arty Z7 ცნობარი სახელმძღვანელო
Arty Z7 არის მზა გამოსაყენებელი განვითარების პლატფორმა, რომელიც შექმნილია Xilinx– დან Zynq-7000 ™ All Programmable System-on-Chip (AP SoC) გარშემო. Zynq-7000 არქიტექტურა მჭიდროდ აერთიანებს ორმაგი ბირთვიანი, 650 MHz () ARM Cortex-A9 პროცესორს Xilinx 7 სერიის Field Programmable Gate Array (FPGA) ლოგიკით. ეს დაწყვილება იძლევა შესაძლებლობას გარშემორტყმული იყოს მძლავრი პროცესორით პროგრამული უზრუნველყოფის განსაზღვრული პერიფერიული მოწყობილობებითა და კონტროლერებით, რომელიც თქვენ მიერ არის მორგებული სამიზნე პროგრამისთვის.
Vivado, Petalinux და SDSoC ინსტრუმენტების ნაკრები თითოეული იძლევა მიახლოებულ გზას თქვენი პერსონალური პერიფერიული ნაკრების განსაზღვრისა და მისი ფუნქციონირების მიწოდებას შორის Linux OS () ან შიშველი მეტალის პროგრამა პროცესორზე. მათთვის, ვინც ეძებს უფრო ტრადიციულ ციფრული ლოგიკის დიზაინის გამოცდილებას, ასევე შესაძლებელია იგნორირება გაუკეთოს ARM პროცესორებს და დააპროგრამოს Zynq– ის FPGA, როგორც სხვა Xilinx FPGA– ს მსგავსად. Digilent გთავაზობთ უამრავ მასალას და რესურსს Arty Z7– ისთვის, რომელიც სწრაფად გაგიწევთ მუშაობას თქვენი არჩეული ინსტრუმენტის საშუალებით.
Arty Z7 Reference Manual [Reference.Digilentinc]
ჩამოტვირთეთ ეს სახელმძღვანელო
- ეს ცნობარი ჯერ არ არის ხელმისაწვდომი ჩამოსატვირთად.
მახასიათებლები
ZYNQ პროცესორი
- 650 მეგაჰერციანი ორმაგი ბირთვიანი Cortex-A9 პროცესორი
- DDR3 მეხსიერების კონტროლერი 8 DMA არხით და 4 მაღალი ხარისხის AXI3 Slave პორტით
- მაღალი გამტარობის პერიფერიული კონტროლერები: 1G Ethernet, USB 2.0, SDIO
- დაბალი გამტარუნარიანი პერიფერიული კონტროლერი: SPI, UART, CAN, I2C
- პროგრამირებადი ჯTAG, Quad-SPI ფლეშ და microSD ბარათი
- პროგრამირებადი ლოგიკა, რომელიც ექვივალენტია Artix-7 FPGA
მეხსიერება
- 512 MB DDR3 16 ბიტიანი ავტობუსით @ 1050Mbps
- 16 მბ Quad-SPI Flash ქარხნულად დაპროგრამებული 48-ბიტიანი გლობალურად უნიკალური EUI-48/64 XNUMX იდენტიფიკატორით
- microSD სლოტი
ძალაუფლება
- იკვებება USB- ით ან ნებისმიერი 7V-15V გარე კვების წყაროდან
USB და Ethernet
- გიგაბიტიანი Ethernet PHY
- USB-JTAG პროგრამირების სქემა
- USB-UART ხიდი
- USB OTG PHY (მხარს უჭერს მხოლოდ მასპინძელს)
აუდიო და ვიდეო
- HDMI რადიატორის პორტი (შეყვანა)
- HDMI წყაროს პორტი (გამომავალი)
- PWM ორიენტირებული მონო აუდიო გამომავალი 3.5 მმ ჯეკით
კონცენტრატორები, ღილაკები და LED- ები
- 4 ღილაკი
- 2 სლაიდ გადამრთველი
- 4 LED
- 2 RGB LED- ები
გაფართოების კონექტორები
- ორი Pmod პორტი
- 16 სულ FPGA I / O
- Arduino / chipKIT Shield კონექტორი
- სულ 49 -მდე FPGA I/O (იხ. ცხრილი ქვემოთ)
- 6 ერთჯერადი 0-3.3V ანალოგური შენატანები XADC– ში
- 4 დიფერენციალური 0-1.0V ანალოგური შეყვანა XADC– ში
შესყიდვის ვარიანტები
Arty Z7- ის შეძენა შესაძლებელია როგორც Zynq-7010, ასევე Zynq-7020 დატვირთული. ამ ორ Arty Z7 პროდუქტის ვარიანტს მოიხსენიებენ შესაბამისად Arty Z7-10 და Arty Z7-20. როდესაც Digilent დოკუმენტაცია აღწერს ფუნქციურობას, რომელიც საერთოა ამ ორივე ვარიანტისთვის, ისინი ერთობლივად მოიხსენიება როგორც "Arty Z7". როდესაც აღწერილია ისეთი რამ, რაც მხოლოდ კონკრეტული ვარიანტისთვის არის დამახასიათებელი, ამ ვარიანტს მკაფიოდ დაარქმევს მისი სახელით.
ერთადერთი განსხვავება Arty Z7-10- სა და Arty Z7-20- ს შორის არის Zynq ნაწილის შესაძლებლობები და ფარის კონექტორზე არსებული I / O- ს რაოდენობა. Zynq პროცესორებს ორივეს ერთნაირი შესაძლებლობები აქვთ, მაგრამ -20-ს აქვს 3-ჯერ უფრო დიდი შიდა FPGA ვიდრე -10. ორ ვარიანტს შორის განსხვავებები შეჯამებულია ქვემოთ:
| პროდუქტის ვარიანტი | არტი Z7-10 | არტი Z7-20 |
| Zynq ნაწილი | XC7Z010-1CLG400C | XC7Z020-1CLG400C |
| 1 MSPS ჩიპი ADC () | დიახ | დიახ |
| საძიებო მაგიდები (LUT) | 17,600 | 53,200 |
| ფლიპ-ფლოპები | 35,200 | 106,400 |
| დაბლოკვა ოპერატიული მეხსიერება () | 270 კბ | 630 კბ |
| საათის მართვის ფილები | 2 | 4 |
| ხელმისაწვდომი ფარი I/O | 26 | 49 |
Arty Z7-10– ზე ციფრული ფარის (IO26-IO41) და IOA (ასევე მოიხსენიება როგორც IO42) შიდა რიგი არ არის დაკავშირებული FPGA– ს და A0-A5 შეიძლება გამოყენებულ იქნას მხოლოდ როგორც ანალოგური შეყვანა. ეს გავლენას არ მოახდენს არსებული Arduino ფარის ფუნქციონირებაზე, რადგან უმეტესობა არ იყენებს ციფრული სიგნალების ამ შიდა რიგს.
დაფის შეძენა შესაძლებელია დამოუკიდებლად ან ვაუჩერით Xilinx SDSoC ხელსაწყოების განბლოკვისთვის. SDSoC ვაუჩერი განბლოკავს 1 წლიან ლიცენზიას და მისი გამოყენება მხოლოდ Arty Z7– ს შეუძლია. ლიცენზიის ამოწურვის შემდეგ, SDSoC- ის ნებისმიერი ვერსია, რომელიც გამოვიდა ამ 1 წლის განმავლობაში, შეიძლება გამოყენებულ იქნას განუსაზღვრელი ვადით. შეძენის შესახებ დამატებითი ინფორმაციისთვის იხილეთ Arty Z7 პროდუქტის გვერდი (http://store.digilentinc.com/artyz7-apsoc-zynq-7000-development-board-for-makers-and-hobbyists/).
შეძენის დროს ასევე შეგიძლიათ დაამატოთ microSD ბარათის, 12V 3A კვების ბლოკის და მიკრო USB კაბელის დამატება.
გაითვალისწინეთ, რომ Zynq-7010– ში მომცრო FPGA– ს გამო, ეს არ არის ძალიან შესაფერისი, რომ გამოიყენოთ SDSoC– ში ჩანერგილი ხედვის პროგრამებისთვის. ჩვენ გირჩევთ შეიძინოთ Arty Z7-20, თუ ისინი დაინტერესებული ხართ ამ ტიპის პროგრამებით.
განსხვავებები PYNQ-Z1– დან
Arty Z7-20 იზიარებს ზუსტად იგივე SoC– ს PYNQ-Z1– ს. მხატვრული თვალსაზრისით, Arty Z7-20 აკლია მიკროფონის შეყვანას, მაგრამ დასძენს ჩართვის ღილაკს „ჩართვა“. PYNQ-Z1- ისთვის დაწერილი პროგრამა უნდა შეიცვალოს უცვლელი გარდა მიკროფონის შეყვანისა, რომლის FPGA პინიც უკავშირდება.
პროგრამული უზრუნველყოფის მხარდაჭერა
Arty Z7 სრულად არის თავსებადი Xilinx- ის მაღალხარისხიანი Vivado Design Suite- თან. ეს ინსტრუმენტები აერთიანებს FPGA ლოგიკის დიზაინს და ინტეგრირებული ARM პროგრამულ უზრუნველყოფას მარტივად გამოსაყენებელ, ინტუიციურ დიზაინის ნაკადში. ის შეიძლება გამოყენებულ იქნას ნებისმიერი სირთულის სისტემების შესაქმნელად, სრული ოპერაციული სისტემიდან, რომელიც მუშაობს მრავალი სერვერული პროგრამით ტანდემით, დამთავრებული უბრალო მეტალის პროგრამით, რომელიც აკონტროლებს ზოგიერთ LED- ს.
ასევე შესაძლებელია განვიხილოთ Zynq AP SoC როგორც დამოუკიდებელი FPGA მათთვის, ვინც არ არის დაინტერესებული პროცესორის გამოყენებით მათ დიზაინში. Vivado– ს გამოქვეყნებისთანავე 2015.4, Vivado– ს ლოგიკური ანალიზატორი და მაღალი დონის სინთეზის მახასიათებლები უფასოა ყველასათვის WebPACK სამიზნეები, რომელიც მოიცავს Arty Z7- ს. ლოგიკური ანალიზატორი ეხმარება გამართვის ლოგიკას და HLS ინსტრუმენტი გაძლევთ საშუალებას შეადგინოთ C კოდი პირდაპირ HDL– ში.
Zynq პლატფორმები კარგად არის მორგებული Linux- ის სამიზნეებისთვის და Arty Z7 არ არის გამონაკლისი. დაწყების დასახმარებლად, Digilent გთავაზობთ Petalinux პროექტს, რომელიც სწრაფად დაგიმუშავებთ Linux სისტემით. დამატებითი ინფორმაციისთვის იხილეთ Arty Z7 რესურსცენტრი (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
Arty Z7 ასევე შეიძლება გამოყენებულ იქნას Xilinx- ის SDSoC გარემოში, რაც საშუალებას გაძლევთ მარტივად შეიმუშაოთ FPGA დაჩქარებული პროგრამები და ვიდეო მილსადენები მთლიანად C / C ++ გარემოში. დამატებითი ინფორმაციისთვის SDSoC, იხილეთ Xilinx SDSoC საიტი
(https://www.xilinx.com/products/design-tools/software-zone/sdsoc.html). Digilent გამოაქვეყნებს ვიდეოს შემძლებელ პლატფორმას Linux- ის მხარდაჭერით, SDSoC 2017.1 გამოცემისთვის. გაითვალისწინეთ, რომ Arty Z7-10– ში უფრო მცირე FPGA– ს გამო, მხოლოდ ძალიან ძირითადი ვიდეო დამუშავების დემო შედის ამ პლატფორმასთან. Digilent რეკომენდაციას უწევს Arty Z7-20 ვიდეოს დამუშავებით დაინტერესებულთათვის.
ვისაც იცნობს Xilinx ISE / EDK ძველი ინსტრუმენტები Vivado– ს გამოცემამდე, ასევე შეუძლია აირჩიოს Arty Z7 ამ ინსტრუმენტთა ნაკრებში. Digilent– ს არ აქვს მრავალი მასალა ამის დასადასტურებლად, მაგრამ ყოველთვის შეგიძლიათ დახმარების თხოვნა ვებ – გვერდზე Digilent ფორუმი (https://forum.digilentinc.com).
დენის წყაროები
Arty Z7 შეიძლება იკვებებოდეს Digilent USB-J– დანTAG-UART პორტი (J14) ან სხვა ტიპის ენერგიის წყაროდან, როგორიცაა ბატარეა ან გარე კვების წყარო. Jumper JP5 (დენის გადამრთველთან ახლოს) განსაზღვრავს რომელი ენერგიის წყაროს იყენებს.
USB 2.0 პორტს შეუძლია მაქსიმუმ 0.5A დენის მიწოდება სპეციფიკაციების შესაბამისად. ამან უნდა უზრუნველყოს საკმარისი ძალა დაბალი სირთულის დიზაინისთვის. უფრო მოთხოვნადი პროგრამები, მათ შორის ნებისმიერი, რომელიც მართავს მრავალ პერიფერიულ დაფას ან სხვა USB მოწყობილობას, შეიძლება მოითხოვდეს უფრო მეტ ენერგიას, ვიდრე USB პორტს შეუძლია უზრუნველყოს. ამ შემთხვევაში, ენერგიის მოხმარება გაიზრდება მანამ, სანამ ის არ შემოიფარგლება USB მასპინძლით. ეს ლიმიტი ძალიან განსხვავდება მასპინძელი კომპიუტერების მწარმოებლებს შორის და დამოკიდებულია ბევრ ფაქტორზე. როდესაც მიმდინარე ლიმიტი, ერთხელ voltagრელსები იშლება ნომინალური ღირებულების ქვემოთ, Zynq გადატვირთულია Power-on Reset სიგნალით და ენერგიის მოხმარება უბრუნდება მის უმოქმედო მნიშვნელობას. ასევე, ზოგიერთ პროგრამას შეიძლება დასჭირდეს კომპიუტერის USB პორტთან დაკავშირების გარეშე. ამ შემთხვევებში შეიძლება გამოყენებულ იქნას გარე კვების წყარო ან ბატარეა.
გარე კვების წყარო (მაგ. კედლის მეჭეჭა) შეიძლება გამოყენებულ იქნას დენის ჯეკში (J18) ჩართვით და ჯუმბერის JP5 "REG" - ზე დაყენებით. მარაგმა უნდა გამოიყენოს კოაქტიური, ცენტრალურად დადებითი 2.1 მმ შიდა დიამეტრის დანამატი და მიაწოდოს 7VDC 15VDC– მდე. სათანადო მასალების შეძენა შესაძლებელია დიგილენტისგან webსაიტი ან კატალოგის გამყიდველები, როგორიცაა DigiKey. ელექტრომომარაგება ტtag15VDC– ზე ზემოთ შეიძლება გამოიწვიოს მუდმივი დაზიანება. შესაფერისი გარე კვების წყარო მოყვება Arty Z7 აქსესუარების ნაკრები.
გარე კვების ბლოკის მსგავსად, ბატარეის გამოყენება შესაძლებელია Arty Z7– ის დასატენად, ფარის კონექტორზე მიმაგრებით და JP5 ჯუმბერის დაყენებით „REG“ - ზე. ბატარეის პოზიტიური ტერმინალი უნდა იყოს დაკავშირებული J7- ზე "VIN" პინით, ხოლო უარყოფითი ტერმინალი J7- ზე GND () წარწერით.
საბორტო Texas Instruments TPS65400 PMU ქმნის 3.3V, 1.8V, 1.5V და 1.0V საჭირო ენერგიას ძირითადი ენერგიის შეყვანიდან. ცხრილი 1.1 შეიცავს დამატებით ინფორმაციას (ტიპიური დენები მკაცრად არის დამოკიდებული Zynq– ის კონფიგურაციაზე და მოწოდებული მნიშვნელობები ტიპიურია საშუალო ზომის / სიჩქარის დიზაინისთვის).
Arty Z7– ს არ აქვს დენის გადამრთველი, ამიტომ როდესაც ენერგიის წყაროს უკავშირდება და ირჩევს JP5– ით ის ყოველთვის ჩართული იქნება. დენის წყაროს გათიშვისა და ხელახლა შეერთების გარეშე Zynq- ის გადასაყენებლად, წითელი SRST ღილაკი შეიძლება გამოყენებულ იქნას. სიმძლავრის ინდიკატორი LED () (LD13) არის ჩართული, როდესაც ყველა მიწოდების რელსები აღწევს ნომინალურ მოცულობასtage.
| მიწოდება | სქემები | Current (max/typical) |
| 3.3 ვ | FPGA I/O, USB პორტები, საათები, Ethernet, SD სლოტი, Flash, HDMI | 1.6 ა / 0.1 ა-დან 1.5 ა-მდე |
| 1.0 ვ | FPGA, Ethernet Core | 2.6 ა / 0.2 ა-დან 2.1 ა-მდე |
| 1.5 ვ | DDR3 | 1.8 ა / 0.1 ა-დან 1.2 ა-მდე |
| 1.8 ვ | FPGA დამხმარე, Ethernet I / O, USB კონტროლერი | 1.8 ა / 0.1 ა-დან 0.6 ა-მდე |
ცხრილი 1.1. Arty Z7 დენის წყაროები.
Zynq APSoC არქიტექტურა
Zynq APSoC იყოფა ორ განსხვავებულ ქვესისტემად: დამუშავების სისტემა (PS) და პროგრამირებადი ლოგიკა (PL). სურათი 2.1 გვიჩვენებს დასრულებასview Zynq APSoC არქიტექტურის, PS– ით ღია მწვანე და PL ყვითელი. გაითვალისწინეთ, რომ PCIe Gen2 კონტროლერი და მრავალ გიგაბიტიანი გადამცემი არ არის ხელმისაწვდომი Zynq-7020 ან Zynq-7010 მოწყობილობებზე. 
(https://reference.digilentinc.com/_detail/zybo/zyng1.png?id=reference%3Aprogrammable-logic%3Aarty-z7%3Areference-manual)
სურათი 2.1 Zynq APSoC არქიტექტურა
PL თითქმის იდენტურია Xilinx 7 სერიის Artix FPGA– სგან, გარდა იმისა, რომ შეიცავს რამდენიმე სპეციალურ პორტს და ავტობუსს, რომლებიც მჭიდროდ აკავშირებს მას PS– სთან. PL ასევე არ შეიცავს იმავე კონფიგურაციის აპარატურას, როგორც ტიპიური 7 სერიის FPGA და ის უნდა იყოს კონფიგურირებული უშუალოდ პროცესორის მიერ ან J- ს საშუალებითTAG პორტი.
PS შედგება მრავალი კომპონენტისაგან, მათ შორის განაცხადის დამუშავების განყოფილება (APU, რომელიც მოიცავს 2 Cortex-A9 პროცესორს), Advanced Microcontroller Bus Architecture (AMBA) Interconnect, DDR3 მეხსიერების კონტროლერი და სხვადასხვა პერიფერიული კონტროლერები მათი შეყვანისა და გამოსავლის გამრავლებით 54 ქინძისთავები (ეწოდება Multiplexed I/O, ან MIO ქინძისთავები). პერიფერიულ კონტროლერებს, რომლებსაც არ გააჩნიათ შესასვლელი და გამოსავალი დაკავშირებული MIO ქინძისთავებთან, შეუძლიათ შეცვალონ თავიანთი I/O PL მეშვეობით გაფართოებული MIO (EMIO) ინტერფეისის საშუალებით. პერიფერიული კონტროლერები დაკავშირებულია პროცესორებთან, როგორც მონები AMBA ურთიერთკავშირის საშუალებით და შეიცავს წაკითხვად / დასაწერად საკონტროლო რეესტრს, რომელიც მისამართიანია პროცესორების მეხსიერების სივრცეში. პროგრამირებადი ლოგიკა ასევე დაკავშირებულია მონათან ურთიერთკავშირთან და დიზაინს შეუძლია განახორციელოს მრავალი ბირთვი FPGA ქსოვილში, რომელთაგან თითოეული შეიცავს მისამართის მართვის რეგისტრატორებს. გარდა ამისა, PL- ში განხორციელებულმა ბირთვებმა შეიძლება გამოიწვიოს პროცესორების შეწყვეტა (კავშირები არ არის ნაჩვენები ნახ. 3) და შეასრულოს DMA წვდომა DDR3 მეხსიერებაზე.
Zynq APSoC არქიტექტურის მრავალი ასპექტი არსებობს, რომლებიც ამ დოკუმენტის ფარგლებს სცილდება. სრული და საფუძვლიანი აღწერილობისთვის იხილეთ Zynq ტექნიკური ცნობარის სახელმძღვანელო ug585-Zynq-7000TRM [PDF]
ცხრილი 2.1 ასახავს გარე კომპონენტებს, რომლებიც დაკავშირებულია Arty Z7- ის MIO ქინძისთავებთან. Zynq Presets File ნაპოვნია Arty Z7 რესურსცენტრი (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) შესაძლებელია მისი შემოტანა EDK და Vivado Designs– ში PS– ს სწორად კონფიგურაციისთვის, ამ პერიფერულ მოწყობილობებთან მუშაობისთვის.
| MIO 500 3.3 ვ | პერიფერიული მოწყობილობები |
| პინი | ENET 0 | SPI Flash | USB 0 | ფარი | UART 0 |
| 0 (N / C) | |||||
| 1 | CS () | ||||
| 2 | DQ0 | ||||
| 3 | DQ1 | ||||
| 4 | DQ2 | ||||
| 5 | DQ3 | ||||
| 6 | SCLK () | ||||
| 7 (N / C) | |||||
| 8 | SLCK FB | ||||
| 9 | Ethernet- ის გადაყენება | ||||
| 10 | Ethernet– ის შეწყვეტა | ||||
| 11 | USB მეტი მიმდინარეობით | ||||
| 12 | ფარის გადაყენება | ||||
| 13 (N / C) | |||||
| 14 | UART შეყვანა | ||||
| 15 | UART გამომავალი |
| MIO 501 1.8V | პერიფერიული მოწყობილობები | ||
| პინი | ENET 0 | USB 0 | SDIO 0 |
| 16 | TXCK | ||
| 17 | TXD0 | ||
| 18 | TXD1 | ||
| 19 | TXD2 | ||
| 20 | TXD3 | ||
| 21 | TXCTL | ||
| 22 | RXCK | ||
| 23 | RXD0 | ||
| 24 | RXD1 | ||
| 25 | RXD2 | ||
| 26 | RXD3 | ||
| 27 | RXCTL | ||
| 28 | მონაცემები 4 | ||
| 29 | დირ | ||
| 30 | STP | ||
| 31 | NXT | ||
| 32 | მონაცემები 0 | ||
| 33 | მონაცემები 1 | ||
| 34 | მონაცემები 2 | ||
| 35 | მონაცემები 3 | ||
| 36 | CLK | ||
| 37 | მონაცემები 5 | ||
| 38 | მონაცემები 6 | ||
| 39 | მონაცემები 7 | ||
| 40 | CCLK | ||
| 41 | CMD | ||
| 42 | D0 | ||
| 43 | D1 | ||
| 44 | D2 | ||
| 45 | D3 | ||
| 46 | რესეტი | ||
| 47 | CD | ||
| 48 (N / C) | |||
| 49 (N / C) | |||
| 50 (N / C) | |||
| 51 (N / C) | |||
| 52 | MDC | ||
| 53 | MDIO |
Zynq კონფიგურაცია
Xilinx FPGA მოწყობილობებისგან განსხვავებით, APSoC მოწყობილობები, როგორიცაა Zynq-7020, შექმნილია პროცესორის გარშემო, რომელიც მოქმედებს როგორც პროგრამირებადი ლოგიკური ქსოვილის ოსტატი და დამუშავების სისტემის ყველა სხვა ჩიპური პერიფერიული მოწყობილობა. ეს იწვევს Zynq ჩატვირთვის პროცესს უფრო ჰგავს მიკროკონტროლერს, ვიდრე FPGA. ეს პროცესი მოიცავს პროცესორის ჩატვირთვას და შესრულებას Zynq Boot Image, რომელიც მოიცავს პირველ S- სtage Bootloader (FSBL), ბიტ სტრიმი პროგრამირებადი ლოგიკის კონფიგურაციისთვის (სურვილისამებრ) და მომხმარებლის პროგრამა. ჩატვირთვის პროცესი დაყოფილია სამ წმtages:
Stage 0
მას შემდეგ, რაც Arty Z7 ჩართულია ან Zynq გადატვირთულია (პროგრამულ უზრუნველყოფაში ან SRST დაჭერით), ერთ-ერთი პროცესორი (CPU0) იწყებს მხოლოდ წაკითხული კოდის შიდა ნაწილის შესრულებას, სახელწოდებით BootROM. თუ და მხოლოდ იმ შემთხვევაში, თუ Zynq მხოლოდ ჩართული იყო, BootROM პირველ რიგში ჩაწერს რეჟიმის ქინძის მდგომარეობას რეჟიმის რეესტრში (რეჟიმის ქინძისთავები მიმაგრებულია JP4– ზე Arty Z7– ზე). თუ BootROM ხორციელდება გადატვირთვის მოვლენის გამო, მაშინ რეჟიმის ქინძისთავები არ არის ჩაკეტილი და გამოიყენება რეჟიმის რეგისტრატორის წინა მდგომარეობა. ეს ნიშნავს, რომ Arty Z7- ს სჭირდება ენერგიის ციკლი პროგრამირების რეჟიმში ჯუმბერის ნებისმიერი ცვლილების რეგისტრაციისათვის (JP4). შემდეგი, BootROM აკოპირებს FSBL– ს რეჟიმის რეგისტრით განსაზღვრული არასტაბილური მეხსიერების ფორმიდან 256 KB შიდა RAM () APU– ში (ე.წ. On-Chip Memory, ან OCM). FSBL უნდა იყოს შეფუთული Zynq ჩატვირთვის სურათში, რათა BootROM- მა სწორად დააკოპიროს იგი. ბოლო რასაც BootROM აკეთებს არის გადაცემა FSBL– ზე OCM– ში.
Stage 1
ამ სtagე, FSBL პირველად ასრულებს PS კომპონენტების კონფიგურაციას, როგორიცაა DDR მეხსიერების კონტროლერი. შემდეგ, თუ ბიტ -სტრიმი არსებობს Zynq ჩატვირთვის სურათში, ის იკითხება და გამოიყენება PL- ის კონფიგურაციისთვის. დაბოლოს, მომხმარებლის პროგრამა იტვირთება მეხსიერებაში Zynq Boot Image– დან და შესრულება გადაეცემა მას.
Stage 2
ბოლო სtage არის მომხმარებლის პროგრამის შესრულება, რომელიც დატვირთულია FSBL– ით. ეს შეიძლება იყოს ნებისმიერი სახის პროგრამა, მარტივი "Hello World" დიზაინიდან მეორე S- მდეtage ჩატვირთვის ჩამტვირთავი გამოიყენება Linux– ის მსგავსი ოპერაციული სისტემის ჩატვირთვისას. ჩატვირთვის პროცესის უფრო საფუძვლიანი ახსნისათვის იხილეთ მე –6 თავი Zynq ტექნიკური ცნობარის სახელმძღვანელო (მხარდაჭერა [PDF]).
Zynq Boot Image შექმნილია Vivado და Xilinx პროგრამების განვითარების ნაკრებში (Xilinx SDK). ამ სურათის შექმნის შესახებ ინფორმაციისთვის იხილეთ ამ ხელსაწყოების Xilinx დოკუმენტაცია.
Arty Z7 მხარს უჭერს ჩატვირთვის სამ განსხვავებულ რეჟიმს: microSD, Quad SPI Flash და JTAGრა ჩატვირთვის რეჟიმი შეირჩევა Mode jumper (JP4) გამოყენებით, რაც გავლენას ახდენს Zynq კონფიგურაციის ქინძისთავების მდგომარეობაზე ჩართვის შემდეგ. სურათი 3.1 ასახავს როგორ არის დაკავშირებული Zynq კონფიგურაციის ქინძისთავები Arty Z7– ზე.
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-config.png?d=reference%3Aprogrammable-ogic%3Aartyz7%3Areference-manual)
სურათი 3.1. Arty Z7 კონფიგურაციის ქინძისთავები.
ჩატვირთვის სამი რეჟიმი აღწერილია შემდეგ ნაწილებში.
microSD ჩატვირთვის რეჟიმი
Arty Z7 მხარს უჭერს J9 კონექტორში ჩასმული microSD ბარათის ჩატვირთვას. შემდეგი პროცედურა საშუალებას მოგცემთ ატვირთოთ Zynq microSD– დან Xilinx ინსტრუმენტებით შექმნილი სტანდარტული Zynq Boot გამოსახულებით:
- დააფორმატე microSD ბარათი FAT32- ით file სისტემა.
- Xilinx SDK- ით შექმნილი Zynq Boot გამოსახულების გადაწერა microSD ბარათზე.
- Zynq Boot გამოსახულების გადარქმევა microSD ბარათზე და BOOT.bin.
- ამოიღეთ microSD ბარათი თქვენი კომპიუტერიდან და ჩადეთ Arty Z9 კონექტორში J7.
- მიამაგრეთ ენერგიის წყარო Arty Z7– ს და აირჩიეთ JP5– ის გამოყენებით.
- მოათავსეთ ერთი ჯემპერი JP4- ზე, შეუკვეთეთ ორი ზედა ქინძისთავი (იარლიყით "SD").
- ჩართეთ დაფა. დაფა ახლა გადატვირთავს სურათს microSD ბარათზე.
Quad SPI ჩატვირთვის რეჟიმი
Arty Z7- ს აქვს საბორტო 16MB Quad-SPI Flash, რომლის მეშვეობითაც Zynq- ს შეუძლია ჩატვირთვა. Xilinx– დან ხელმისაწვდომი დოკუმენტაცია აღწერს თუ როგორ უნდა გამოიყენოთ Xilinx SDK Zynq Boot Image– ის დასაპროგრამებლად Zynq– ზე მიმაგრებულ Flash მოწყობილობაზე. მას შემდეგ, რაც Quad SPI Flash დაიტვირთება Zynq Boot Image- ით, შემდეგი ნაბიჯების შესრულება შეიძლება მისგან:
- მიამაგრეთ ენერგიის წყარო Arty Z7– ს და აირჩიეთ JP5– ის გამოყენებით.
- მოათავსეთ ერთი ჯემპერი JP4- ზე, შეუკვეთეთ ორი ცენტრალური ქინძისთავი (იარლიყით "QSPI").
- ჩართეთ დაფა. დაფა ახლა ჩატვირთავს Quad SPI ფლეშში შენახულ სურათს.
JTAG ჩატვირთვის რეჟიმი
როდესაც ჯTAG ჩატვირთვის რეჟიმში, პროცესორი დაელოდება სანამ პროგრამული უზრუნველყოფა დატვირთულია მასპინძელი კომპიუტერის მიერ Xilinx ინსტრუმენტების გამოყენებით. პროგრამული უზრუნველყოფის დატვირთვის შემდეგ, შესაძლებელია პროგრამის დაწყების ნება დართოთ, ან გაიაროთ იგი ხაზით -ხაზით Xilinx SDK გამოყენებით.
ასევე შესაძლებელია PL– ის პირდაპირ კონფიგურაცია J– ზეTAG, პროცესორისგან დამოუკიდებელი. ეს შეიძლება გაკეთდეს Vivado აპარატურის სერვერის გამოყენებით.
Arty Z7 კონფიგურირებულია ჩატვირთვისას Cascaded J- შიTAG რეჟიმი, რომელიც საშუალებას აძლევს PS– ს წვდომა იმავე J– ს საშუალებითTAG პორტი, როგორც PL. ასევე შესაძლებელია Arty Z7- ის ჩატვირთვა Independent J- შიTAG რეჟიმი JP2– ში jumper– ის ჩატვირთვით და მისი შეკვეთით. ეს გამოიწვევს PS- ს წვდომას საბორტო J– დანTAG სქემა და მხოლოდ PL იქნება ხილული სკანირების ჯაჭვში. PS– ზე წვდომა J– ზეTAG ხოლო დამოუკიდებელ ჯTAG რეჟიმში, მომხმარებლებს მოუწევთ სიგნალების მარშრუტიზაცია PJ– სთვისTAG პერიფერიული EMIO– ზე და გამოიყენეთ გარე მოწყობილობა მასთან დასაკავშირებლად.
Quad SPI Flash
Arty Z7- ს აქვს Quad SPI სერიული NOR flash. Spansion S25FL128S გამოიყენება ამ დაფაზე. Multi-I / O SPI Flash მეხსიერება გამოიყენება არასტაბილური კოდისა და მონაცემთა შენახვის უზრუნველსაყოფად. ის შეიძლება გამოყენებულ იქნას PS ქვესისტემის ინიციალიზაციისთვის, ასევე PL ქვესისტემის კონფიგურაციისთვის. მოწყობილობის შესაბამისი ატრიბუტებია:
- 16 მბ ()
- x1, x2 და x4 მხარდაჭერა
- ავტობუსის სიჩქარე 104 მეგაჰერცამდეა (), მხარს უჭერს Zynq კონფიგურაციის სიჩქარეს @ 100 მეგაჰერციანზე (). Quad SPI რეჟიმში, ეს ითარგმნება 400 მბ
- იკვებება 3.3 ვ
SPI Flash უერთდება Zynq-7000 APSoC- ს და მხარს უჭერს Quad SPI ინტერფეისს. ეს მოითხოვს სპეციფიკურ პინებთან დაკავშირებას MIO ბანკის 0/500, კონკრეტულად MIO [1: 6,8], როგორც ეს აღწერილია Zynq მონაცემთა ცხრილში. Quad-SPI უკუკავშირის რეჟიმი გამოიყენება, ამრიგად qspi_sclk_fb_out / MIO [8] დარჩება თავისუფლად გადართვისთვის და უკავშირდება მხოლოდ 20K გამწევ რეზისტორს 3.3V– მდე. ეს საშუალებას გვაძლევს Quad SPI საათის სიხშირე FQSPICLK2– ზე მეტი იყოს (იხილეთ Zynq ტექნიკური ცნობარის სახელმძღვანელო
( ug585-Zynq-7000-TRM [PDF]) ამის შესახებ მეტი).
DDR მეხსიერება
Arty Z7 მოიცავს IS43TR16256A-125KBL DDR3 მეხსიერების კომპონენტებს, რომლებიც ქმნიან ერთი რანგის, 16 ბიტიან ფართო ინტერფეისს და სულ 512MiB ტევადობას. DDR3 დაკავშირებულია მყარი მეხსიერების კონტროლერთან პროცესორის ქვესისტემაში (PS), როგორც ეს აღწერილია Zynq დოკუმენტაციაში.
PS აერთიანებს AXI მეხსიერების პორტის ინტერფეისს, DDR კონტროლერს, დაკავშირებულ PHY და გამოყოფილ I/O ბანკს. DDR3 მეხსიერების ინტერფეისის სიჩქარე 533 MHz ()/1066 Mbps არის მხარდაჭერილი.
Arty Z7 გადაადგილდა 40 ohms (+/- 10%) მიკრული მიკროორგანიზმით ერთჯერადი სიგნალებისთვის, ხოლო დიფერენციალური საათი და strobes დაყენდა 80 ohms (+/- 10%). ფუნქცია სახელწოდებით DCI (ციფრული კონტროლირებადი წინაღობა) გამოიყენება დისკის სიმძლავრის და PS ქინძისთავების შეწყვეტის წინაღობის კვალი კვალის წინაღობის შესატყვისებლად. მეხსიერების მხარეს, თითოეული ჩიპი ახდენს დაკონტროლებას მისი მუშაობის დასრულების და გამტარუნარიანობის სიძლიერეზე, 240 ომიანი რეზისტორის გამოყენებით ZQ პინზე.
განლაგების მიზეზების გამო, მონაცემთა ბაიტის ორი ჯგუფი (DQ [0-7], DQ [8-15]) შეიცვალა. იგივე ეფექტისთვის, მონაცემთა ბიტი ბაიტ ჯგუფებშიც შეიცვალა. ეს ცვლილებები მომხმარებლისთვის გამჭვირვალეა. დიზაინის მთელი პროცესის განმავლობაში დაიცვეს Xilinx PCB სახელმძღვანელო მითითებები.
როგორც მეხსიერების ჩიპები, ასევე PS DDR ბანკი 1.5 ვ – იანი ენერგიით არის მომარაგებული. 0.75V შუა წერტილის მითითება იქმნება მარტივი რეზისტორის გამყოფით და Zynq– ისთვის ხელმისაწვდომია როგორც გარე მითითება.
სათანადო მუშაობისთვის, მნიშვნელოვანია, რომ PS მეხსიერების კონტროლერი იყოს კონფიგურირებული სწორად. პარამეტრები მერყეობს რეალური მეხსიერების არომატიდან დაფის კვალის დაგვიანებამდე. თქვენი მოხერხებულობისთვის, Zynq წინასწარ დაყენებულია file for Arty Z7 გათვალისწინებულია რესურს ცენტრი
(https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) და ავტომატურად დააკონფიგურირებს Zynq დამუშავების სისტემის IP ბირთვს სწორი პარამეტრებით.
DDR3 საუკეთესო მუშაობისთვის, DRAM ტრენინგი ჩართულია Xilinx ხელსაწყოების PS კონფიგურაციის ხელსაწყოს საშუალებით, წერის გასწორების, წაკითხვის კარიბჭის და მონაცემთა თვალის ვარიანტებისთვის. ტრენინგი ტარდება კონტროლერის მიერ დინამიურად, რათა გაითვალისწინოს დაფის შეფერხებები, პროცესის ვარიაციები და თერმული დრიფტი. ტრენინგის ოპტიმალური საწყისი მნიშვნელობებია დაფის შეფერხებები (გავრცელების შეფერხებები) გარკვეული მეხსიერების სიგნალებისთვის.
დაფის დაგვიანებები მითითებულია თითოეული ბაიტის ჯგუფისთვის. ეს პარამეტრები სპეციფიკურია დაფისთვის და გამოითვლება PCB კვალის სიგრძის ანგარიშებიდან. DQS to CLK შეფერხების და დაფის შეფერხების მნიშვნელობები გამოითვლება Arty Z7 მეხსიერების ინტერფეისის PCB დიზაინისთვის.
მეხსიერების კონტროლერის მუშაობის შესახებ დამატებითი ინფორმაციისთვის იხილეთ Xilinx Zynq ტექნიკური ცნობარის სახელმძღვანელო ( ug585-Zynq-7000-TRM [PDF]).
Actual მაქსიმალური ფაქტობრივი საათის სიხშირეა 525 MHz () Arty Z7– ზე PLL შეზღუდვის გამო.
USB UART ხიდი (სერიული პორტი)
Arty Z7 მოიცავს FTDI FT2232HQ USB-UART ხიდს (მიმაგრებულია J14 კონექტორზე), რომელიც საშუალებას გაძლევთ გამოიყენოთ კომპიუტერული პროგრამები
დაუკავშირდით დაფას სტანდარტული COM პორტის ბრძანებების გამოყენებით (ან Linux– ში TTY ინტერფეისი). დრაივერები ავტომატურად არის დაინსტალირებული Windows- ში და Linux- ის ახალ ვერსიებში. სერიული პორტის მონაცემები გაცვლილია Zynq– ით ორი მავთულის სერიული პორტის (TXD / RXD) გამოყენებით. დრაივერების დაყენების შემდეგ, I/O ბრძანებები შეიძლება გამოყენებულ იქნას კომპიუტერიდან COM პორტისკენ, Zynq ქინძისთავებზე სერიული მონაცემების ტრაფიკის შესაქმნელად. პორტი მიბმულია PS (MIO) პინებზე და მისი გამოყენება შესაძლებელია UART კონტროლერთან ერთად.
Zynq წინასწარ დაყენებულია file (ხელმისაწვდომია Arty Z7 რესურსცენტრი (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start))
ზრუნავს სწორი MIO ქინძისთავების UART 0 კონტროლერის შერჩევაზე და იყენებს შემდეგ სტანდარტულ პროტოკოლის პარამეტრებს: 115200 baud სიჩქარე, 1 გაჩერების ბიტი, პარიტეტი, 8-ბიტიანი სიმბოლოების სიგრძე.
ორი ბორტის სტატუსის LED- ები უზრუნველყოფენ ვიზუალურ უკუკავშირს პორტში გამავალი ტრაფიკის შესახებ: გადამცემი LED () (LD11) და მიმღები LED () (LD10). სიგნალების სახელები, რომლებიც გულისხმობენ მიმართულებას, არის წერტილიდანview DTE– ს (მონაცემთა ტერმინალური აღჭურვილობა), ამ შემთხვევაში კომპიუტერი.
FT2232HQ ასევე გამოიყენება როგორც კონტროლერი Digilent USB-J– ისთვისTAG წრიული, მაგრამ USB-UART და USB-JTAG ფუნქციები ერთმანეთისგან სრულიად დამოუკიდებლად იქცევიან. პროგრამისტებს, რომლებიც დაინტერესებულნი არიან თავიანთი დიზაინის ფარგლებში FT2232- ის UART ფუნქციონირების გამოყენებით, არ უნდა ინერვიულონ JTAG სქემა ხელს უშლის UART მონაცემთა გადაცემას და პირიქით. ამ ორი მახასიათებლის ერთ მოწყობილობაში გაერთიანება საშუალებას იძლევა Arty Z7- ის დაპროგრამება, კომუნიკაცია UART- ის საშუალებით და კომპიუტერიდან ჩართული ერთი მიკრო USB კაბელით.
DTR სიგნალი UART კონტროლერისგან FT2232HQ– ზე უკავშირდება Zynq მოწყობილობის MIO12– ს JP1– ის საშუალებით. Arduino IDE უნდა იყოს პორტირებული Arty Z7- სთან მუშაობისთვის, ამ ჯამპერის შემცირება შესაძლებელია და MIO12- ს საშუალებით Arty Z7 მოთავსდება "ახალი ესკიზის მისაღებად" მდგომარეობაში. ეს მიბაძავს ტიპიური Arduino IDE ჩამტვირთავიების ქცევას.
microSD სლოტი
Arty Z7 უზრუნველყოფს MicroSD სლოტს (J9) არასტაბილური გარე მეხსიერების შესანახად, ასევე Zynq ჩატვირთვისთვის. სლოტი არის საბანკო 1/501 MIO [40-47], მათ შორის Card Detect. PS– ს მხარეს, პერიფერიული SDIO 0 ასახულია ამ ქინძისთავებზე და აკონტროლებს SD ბარათთან კომუნიკაციას. Pinout ჩანს ცხრილი 7.1-ში. პერიფერიული კონტროლერი მხარს უჭერს 1 ბიტიან და 4 ბიტიან SD გადაცემის რეჟიმებს, მაგრამ არ უჭერს მხარს SPI რეჟიმს. Დაფუძნებულია Zynq ტექნიკური ცნობარის სახელმძღვანელო ( მხარდაჭერა [PDF]), SDIO ჰოსტის რეჟიმი მხარდაჭერილი ერთადერთი რეჟიმია.
| სიგნალის სახელი | აღწერა | Zynq Pin | SD სლოტი Pin |
| SD_D0 | მონაცემები [0] | MIO42 | 7 |
| SD_D1 | მონაცემები [1] | MIO43 | 8 |
| SD_D2 | მონაცემები [2] | MIO44 | 1 |
| SD_D3 | მონაცემები [3] | MIO45 | 2 |
| SD_CCLK | საათი | MIO40 | 5 |
| SD_CMD | ბრძანება | MIO41 | 3 |
| SD_CD | ბარათის აღმოჩენა | MIO47 | 9 |
ცხრილი 7.1. microSD pinout
SD სლოტი იკვებება 3.3V– დან, მაგრამ დაკავშირებულია MIO Bank 1/501 (1.8V) საშუალებით. ამრიგად, TI TXS02612 დონის შემცვლელი ასრულებს ამ თარგმანს. TXS02612 სინამდვილეში არის 2-პორტიანი SDIO პორტის გაფართოება, მაგრამ გამოიყენება მხოლოდ მისი დონის ცვლის ფუნქცია. კავშირის დიაგრამა ჩანს ნახაზზე 7.1. სწორი ქინძისთავების შედგენა და ინტერფეისის კონფიგურაცია ხორციელდება Arty 7 Zynq წინასწარი პარამეტრებით fileხელმისაწვდომია Arty Z7 რესურსცენტრი (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-microsd.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
სურათი 7.1. microSD სლოტის სიგნალები
ორივე დაბალი და მაღალი სიჩქარის ბარათები მხარდაჭერილია, საათის მაქსიმალური სიხშირეა 50 MHz (). მე –4 კლასის ბარათი ან უკეთესი
რეკომენდებულია.
SD ბარათის ჩატვირთვის შესახებ ინფორმაციის მისაღებად, იხილეთ განყოფილება 3.1. დამატებითი ინფორმაციისათვის, კონსულტაციები Zynq ტექნიკური ცნობარის სახელმძღვანელო ( ug585-Zynq-7000-TRM [PDF]).
USB ჰოსტი
Arty Z7 ახორციელებს ერთ-ერთ PS PS OTG ინტერფეისს Zynq მოწყობილობაზე. მიკროჩიპის USB3320 USB 2.0 გადამცემი ჩიპი 8-ბიტიანი ALPI ინტერფეისით გამოიყენება როგორც PHY. PHY გამოირჩევა სრული HS-USB ფიზიკური Front-End მხარდაჭერით 480 მბ სიჩქარით. PHY უკავშირდება MIO ბანკს 1/501, რომელიც მუშაობს 1.8 ვ. Usb0 პერიფერიული გამოიყენება PS– ზე, რომელიც დაკავშირებულია MIO– ს საშუალებით [28-39]. USB OTG ინტერფეისი არის კონფიგურირებული, რომ იმოქმედოს, როგორც ჩანერგილი მასპინძელი. USB OTG და USB მოწყობილობის რეჟიმები არ არის მხარდაჭერილი.
Arty Z7 ტექნიკურად არის "ჩამონტაჟებული მასპინძელი", რადგან ის არ იძლევა 150 მკფ-ის მოცულობას VBUS- ზე, რომელიც საჭიროა ზოგადი დანიშნულების მასპინძლის კვალიფიკაციისათვის. შესაძლებელია შეიცვალოს Arty Z7 ისე, რომ იგი შეესაბამებოდეს ზოგადი დანიშნულების USB მასპინძლის მოთხოვნებს C41– ის დატვირთვით 150 µF კონდენსატორთან. მხოლოდ PCB– ებზე მცირე კომპონენტების შედუღების გამოცდილმა პირებმა უნდა სცადონ ეს გადამუშავება. ბევრი USB პერიფერიული მოწყობილობა კარგად იმუშავებს C41 დატვირთვის გარეშე. იქნება თუ არა Arty Z7 კონფიგურირებული როგორც ჩაშენებული მასპინძელი ან ზოგადი დანიშნულების მასპინძელი, მას შეუძლია უზრუნველყოს 500 mA 5V VBUS ხაზზე. გაითვალისწინეთ, რომ C41- ის დატვირთვამ შეიძლება გამოიწვიოს Arty Z7- ის გადატვირთვა USB პორტიდან ჩართვისას ჩადგმული Linux- ის ჩატვირთვისას, მიუხედავად იმისა, არის თუ არა USB მოწყობილობა დაკავშირებული მასპინძელ პორტთან. ეს გამოწვეულია აჩქარების დენით, რომელსაც იწვევს C41, როდესაც USB მასპინძლის კონტროლერი ჩართულია და VBUS კვების ბლოკი (IC9) ჩართულია.
გაითვალისწინეთ, რომ თუ თქვენი დიზაინი იყენებს USB მასპინძლის პორტს (ჩაშენებული ან ზოგადი დანიშნულების), მაშინ Arty Z7 უნდა იკვებებოდეს ბატარეის ან კედლის ადაპტერის საშუალებით, რომელსაც შეუძლია უზრუნველყოს მეტი ენერგია (მაგალითად ის, რაც შედის Arty Z7 აქსესუარების ნაკრებში).
Ethernet PHY
Arty Z7 იყენებს Realtek RTL8211E-VL PHY- ს ქსელის კავშირისთვის 10/100/1000 Ethernet პორტის განსახორციელებლად. PHY უერთდება MIO ბანკს 501 (1.8V) და ინტერფეისებს Zynq-7000 APSoC- ს RGMII საშუალებით მონაცემთა და MDIO მართვისთვის. დამხმარე წყვეტის (INTB) და გადატვირთვის (PHYRSTB) სიგნალები უკავშირდება MIO პინებს MIO10 და MIO9, შესაბამისად.
სურათი 9.1. Ethernet PHY სიგნალები
გააქტიურების შემდეგ, PHY იწყება ავტომატური მოლაპარაკებების ჩართვით, რეკლამის 10/100/1000 ბმულის სიჩქარით და სრული დუპლექსით. თუ არის დაკავშირებული Ethernet– ის მქონე პარტნიორი, PHY ავტომატურად ადგენს კავშირს მასთან, თუნდაც Zynq– თან კონფიგურაციით.
ორი სტატუსის ინდიკატორი არის ბორტზე RJ-45 კონექტორთან ახლოს, რომელიც მიუთითებს ტრაფიკზე (LD9) და მოქმედი ბმულის მდგომარეობაზე (LD8). ცხრილი 9.1 გვიჩვენებს სტანდარტულ ქცევას.
| ფუნქცია | დიზაინერი | სახელმწიფო | აღწერა |
| ბმული | LD8 | სტაბილურად ჩართული | ბმული 10/100/1000 |
| მოციმციმე 0.4 წმ ჩართულია, 2 წ გამორთულია | ლინკები, ენერგიის ეფექტური Ethernet (EEE) რეჟიმი | ||
| მოქმედება | LD9 | მოციმციმე | გადაცემა ან მიღება |
ცხრილი 9.1. Ethernet სტატუსის LED- ები.
Zynq აერთიანებს ორ დამოუკიდებელ Gigabit Ethernet კონტროლერს. ისინი ახორციელებენ 10/100/1000 ნახევრად/სრულ დუპლექსს Ethernet MAC- ს. ამ ორიდან, GEM 0 შეიძლება აისახოს MIO ქინძისთავებში, სადაც PHY არის დაკავშირებული. ვინაიდან MIO ბანკი იკვებება 1.8V– ით, RGMII ინტერფეისი იყენებს 1.8V HSTL კლასის 1 დრაივერებს. ამ I/O სტანდარტისთვის, 0.9V გარე მითითება მოცემულია ბანკში 501 (PS_MIO_VREF). სწორი ქინძისთავების შედგენა და ინტერფეისის კონფიგურაცია ხორციელდება Arty Z7 Zynq Presets– ის მიერ fileხელმისაწვდომია Arty Z7 რესურსცენტრი (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start).
მიუხედავად იმისა, რომ PHY– ის ნაგულისხმევი კონფიგურაცია შეიძლება საკმარისი იყოს უმეტეს აპლიკაციებში, MDIO ავტობუსი ხელმისაწვდომია მართვისთვის. RTL8211E-VL ენიჭება 5 ბიტიანი მისამართი 00001 MDIO ავტობუსზე. მარტივი რეგისტრაციის საშუალებით წაიკითხეთ და ჩაწერეთ ბრძანებები, სტატუსის შესახებ ინფორმაციის წაკითხვა ან კონფიგურაციის შეცვლა შესაძლებელია. Realtek PHY მიჰყვება ინდუსტრიის სტანდარტული რეგისტრაციის რუქას ძირითადი კონფიგურაციისთვის.
RGMII სპეციფიკაცია ითხოვს მიღებას (RXC) და გადასცემს საათს (TXC) მონაცემთა სიგნალებთან შეფერხებას (RXD [0: 3], RXCTL და TXD [0: 3], TXCTL). Xilinx PCB სახელმძღვანელო მითითებები ასევე მოითხოვს ამ შეფერხების დამატებას. RTL8211E-VL- ს შეუძლია ჩაწეროს 2ns შეყოვნება როგორც TXC- ზე, ისე RXC- ზე ისე, რომ დაფის კვალს აღარ დასჭირდეს.
PHY საათშია იგივე 50-დან მეგაჰერცი () ოსცილატორი, რომელიც ააქტიურებს Zynq PS- ს. ორი დატვირთვის პარაზიტული ტევადობა იმდენად დაბალია, რომ ერთი წყაროდან ამოძრავებს.
Ethernet ქსელში თითოეულ კვანძს სჭირდება უნიკალური MAC მისამართი. ამ მიზნით, Quad-SPI ფლეშის ერთჯერადი პროგრამირებადი (OTP) რეგიონი დაპროგრამებულია ქარხანაში 48 ბიტიანი გლობალური უნიკალური EUI-48/64 ™ თავსებადი იდენტიფიკატორით. OTP მისამართების დიაპაზონი [0x20; 0x25] შეიცავს იდენტიფიკატორს, როდესაც პირველი ბაიტი გადაცემის ბაიტის წესრიგში ყველაზე დაბალ მისამართზეა. მიმართეთ ფლეშ მეხსიერების მონაცემთა ცხრილი (http://www.cypress.com/file/177966/download) ინფორმაციის მისაღებად OTP რეგიონებზე შესვლის შესახებ. Petalinux- ის გამოყენებისას, ეს ავტომატურად ხორციელდება U-boot boot-loader- ში, ხოლო Linux სისტემა ავტომატურად ხდება კონფიგურაციისთვის, რომ გამოიყენოს ეს უნიკალური MAC მისამართი.
გიგაბიტიანი Ethernet MAC– ის გამოყენების შესახებ დამატებითი ინფორმაციისთვის იხილეთ: Zynq ტექნიკური ცნობარის სახელმძღვანელო
( ug585-Zynq-7000-TRM [PDF]).
HDMI
Arty Z7 შეიცავს ორ უფორფექციო HDMI პორტს: ერთი წყაროს პორტი J11 (გამომავალი) და ერთი ჩაძირვის პორტი J10 (შეყვანა). ორივე პორტი იყენებს HDMI ტიპის– A– რეცეპტებს, რომელთა მონაცემები და საათის სიგნალები წყდება და პირდაპირ უკავშირდება Zynq PL– ს.
ორივე HDMI და DVI სისტემები იყენებენ იგივე TMDS სიგნალის სტანდარტს, რომელსაც უშუალოდ მხარს უჭერს Zynq PL- ის მომხმარებლის I / O ინფრასტრუქტურა. ასევე, HDMI წყაროები ჩამორჩენილია DVI ნიჟარებთან და პირიქით. ამრიგად, მარტივი პასიური ადაპტერები (შესაძლებელია ელექტრონულ მაღაზიათა უმეტეს ნაწილში) შეიძლება გამოყენებულ იქნას DVI მონიტორის მართვაში ან DVI შეყვანის მისაღებად. HDMI საცავში მხოლოდ ციფრული სიგნალებია, ამიტომ შესაძლებელია მხოლოდ DVI-D რეჟიმი.
19-პინიანი HDMI კონექტორი მოიცავს სამ დიფერენციალურ მონაცემთა არხს, ერთი დიფერენციალური საათის არხს ხუთს GND () კავშირები, ერთი მავთულის მომხმარებელთა ელექტრონიკის კონტროლის (CEC) ავტობუსი, ორი მავთულის ჩვენების მონაცემთა არხის (DDC) ავტობუსი, რომელიც არსებითად I2C ავტობუსია, ცხელი დანამატის დეტექტორი (HPD) სიგნალი, 5V სიგნალი, რომელსაც შეუძლია 50 მლ-მდე მიწოდება და ერთი დაცულია (RES) ქინძისთავი. ყველა ელექტროენერგიის სიგნალი საკაბელოა Zynq PL- ზე, გარდა RES.
| Pin/Signal | J11 (წყარო) | J10 (ნიჟარა) | ||
| აღწერა | FPGA ქინძისთავი | აღწერა | FPGA ქინძისთავი | |
| D [2] _P, დ [2] _ ნ | მონაცემთა გამომავალი | J18, H18 | მონაცემთა შეყვანა | N20, P20 |
| D [1] _P, D [1] _N | მონაცემთა გამომავალი | K19, J19 | მონაცემთა შეყვანა | T20, U20 |
| D [0] _P, დ [0] _ ნ | მონაცემთა გამომავალი | K17, K18 | მონაცემთა შეყვანა | V20, W20 |
| CLK_P, CLK_N | საათის გამომუშავება | L16, L17 | საათის შეყვანა | N18, P19 |
| ცესკო | სამომხმარებლო ელექტრონიკის კონტროლი ორმხრივია (არასავალდებულო) | G15 | სამომხმარებლო ელექტრონიკის კონტროლი ორმხრივია (არასავალდებულო) | H17 |
| SCL, SDA | DDC ორმხრივი (არასავალდებულო) | M17, M18 | DDC ორმხრივი | U14, U15 |
| HPD / HPA | ცხელი დანამატის ამოცნობის შეყვანა (ინვერსიული, სურვილისამებრ) | R19 | ცხელი დანამატის მტკიცებით გამომავალი | T19 |
ცხრილი 10.1. HDMI pin აღწერა და დავალება.
TMDS სიგნალები
HDMI / DVI არის მაღალსიჩქარიანი ციფრული ვიდეო ნაკადის ინტერფეისი, რომელიც იყენებს გარდამავალ ეტაპზე შემცირებულ დიფერენციალურ სიგნალს (TMDS). იმისათვის, რომ გამოიყენოთ ნებისმიერი HDMI პორტი, Zynq PL– ში უნდა განხორციელდეს სტანდარტული სტანდარტის შესაბამისი გადამცემი ან მიმღები. განხორციელების დეტალები არ არის ამ სახელმძღვანელოს ფარგლებიდან. იხილეთ ვიდეო ბიბლიოთეკის IP Core საცავში გულმოდგინე GitHub (https://github.com/Digilent) მზა გამოსაყენებელი მითითების IP– სთვის.
დამხმარე სიგნალები
როდესაც ნიჟარა მზად იქნება და სურს გამოაცხადოს მისი არსებობის შესახებ, ის 5V0 მიწოდებას უკავშირებს HPD პინს. Arty Z7- ზე ეს ხდება Hot Plug Assert სიგნალის მაღალი სიზუსტით მართვით. გაითვალისწინეთ, რომ ეს უნდა გაკეთდეს მხოლოდ მას შემდეგ, რაც DDC არხის მონა ხორციელდება Zynq PL- ში და მზად არის ჩვენების მონაცემების გადასაცემად.
Display Data Channel, ან DDC, არის პროტოკოლების ერთობლიობა, რომელიც საშუალებას აძლევს კომუნიკაციას ეკრანს (ჩაძირვაში) და გრაფიკულ ადაპტერს (წყარო) შორის. DDC2B ვარიანტი დაფუძნებულია I2C– ზე, ავტობუსის მაგისტრი წარმოადგენს წყაროს, ხოლო ავტობუსის მონა არის ნიჟარა. როდესაც წყარო აღმოაჩენს HPD ქინძისთავზე მაღალ დონეს, იგი ეკითხება ჩაძირვას DDC ავტობუსზე ვიდეოს შესაძლებლობების დასადგენად. ის განსაზღვრავს, ნიჟარა არის DVI, თუ HDMI და რა რეზოლუციებს მხარს უჭერს. მხოლოდ ამის შემდეგ დაიწყება ვიდეოს გადაცემა. დამატებითი ინფორმაციისთვის იხილეთ VESA E-DDC სპეციფიკაციები.
Consumer Electronics Control, ან CEC, არის არასავალდებულო პროტოკოლი, რომელიც საშუალებას აძლევს საკონტროლო შეტყობინებებს გადაეცეს HDMI ქსელზე სხვადასხვა პროდუქტს შორის. გავრცელებული შემთხვევაა ტელევიზორის მიერ საკონტროლო შეტყობინებების გადაცემა უნივერსალური დისტანციიდან DVR ან სატელიტის მიმღებამდე. ეს არის ერთსადენიანი პროტოკოლი 3.3V დონეზე, რომელიც დაკავშირებულია Zynq PL მომხმარებლის I / O პინთან. მავთულის მართვა შესაძლებელია ღია გადინების გზით, რაც საშუალებას იძლევა მრავალი მოწყობილობა გაიზიაროს საერთო ცესკოს მავთული. დამატებითი ინფორმაციისთვის იხილეთ HDC 1.3 ან მოგვიანებით სპეციფიკაციების ცესკოს დამატება.
საათის წყაროები
Arty Z7 გთავაზობთ 50 -ს მეგაჰერცი () საათი Zynq PS_CLK შეყვანაში, რომელიც გამოიყენება თითოეული PS ქვესისტემების საათების შესაქმნელად. 50 მეგაჰერცი () შეყვანის საშუალებით პროცესორი მუშაობს 650 მაქსიმალური სიხშირით მეგაჰერცი () და DDR3 მეხსიერების კონტროლერი იმუშაოს მაქსიმუმ 525 MHz () (1050 Mbps). Arty Z7 Zynq Presets file ხელმისაწვდომია Arty Z7 რესურსცენტრი (https://reference.digilentinc.com/reference/programmable-logic/arty-z7/start) შესაძლებელია მისი შემოტანა Zynq გენერაციის სისტემის IP ბირთვში Vivado პროექტში Zynq სწორად კონფიგურაციისთვის 50-თან მუშაობისთვის მეგაჰერცი () შეყვანის საათი.
PS– ს აქვს გამოყოფილი PLL, რომელსაც შეუძლია გამოიმუშაოს ოთხამდე საცნობარო საათი, თითოეულს დასაყენებელი სიხშირით, რომელიც შეიძლება გამოყენებულ იქნას PL– ში განხორციელებული საბაჟო ლოგიკის დასაზუსტებლად. გარდა ამისა, Arty Z7 უზრუნველყოფს გარე 125 -ს მეგაჰერცი () მითითების საათი პირდაპირ PL- ის H16- ზე. გარე საცნობარო საათის საშუალებით PL გამოიყენება PS– სგან დამოუკიდებლად, რაც შეიძლება სასარგებლო იყოს მარტივი პროგრამებისთვის, რომლებიც არ საჭიროებს პროცესორს.
Zynq- ის PL ასევე მოიცავს MMCM- ს და PLL- ს, რომელთა გამოყენება შესაძლებელია ზუსტი სიხშირეების და ფაზური ურთიერთობების საათების შესაქმნელად. ოთხი PS- ის მითითების საათიდან ან 125-დან მეგაჰერცი () გარე საცნობარო საათი შეიძლება გამოყენებულ იქნას როგორც MMCM და PLL. Arty Z7-10 მოიცავს 2 MMCM და 2 PLL, Arty Z7-20 კი 4 MMCM და 4 PLL. Zynq PL- ის საათობრივი რესურსების შესაძლებლობების სრული აღწერისათვის იხილეთ Xilinx- ისგან იხილეთ “7 სერიის FPGA- ს საათების რესურსების მომხმარებლის სახელმძღვანელო”.
ფიგურა 11.1 ასახავს საათების სქემას, რომელიც გამოიყენება Arty Z7– ზე. გაითვალისწინეთ, რომ Ethernet PHY– დან მითითებული საათის გამოსვლა გამოიყენება 125 – ით მეგაჰერცი () მითითების საათი PL- ზე, ამ მიზნისთვის გამოყოფილი ოსილატორის ჩათვლის ღირებულების შემცირების მიზნით. გაითვალისწინეთ, რომ CLK125 გამორთულია, როდესაც Ethernet PHY (IC1) ჩატარდება ტექნიკის გადატვირთვისას, PHYRSTB სიგნალის დაბალი დაქვეითებით.
სურათი 11.1. Arty Z7 საათში.
ძირითადი I / O
Arty Z7 დაფა მოიცავს ორ სამ ფერის LED- ს, 2 კონცენტრატორს, 4 ღილაკს და 4 ინდივიდუალურ LED- ს, როგორც ეს მოცემულია ფიგურაში 12.1. ღილაკები და სლაიდების ჩამრთველები დაკავშირებულია Zynq PL– თან სერიული რეზისტორების საშუალებით, რათა თავიდან აიცილოთ დაზიანებები უნებლიე მოკლე სქემებიდან (მოკლე ჩართვა შეიძლება მოხდეს, თუ ღილაკზე ან სლაიდ გადამრთველზე მინიჭებული FPGA პინი უნებლიედ არის განსაზღვრული, როგორც გამომავალი). ოთხი ღილაკი არის "წამიერი" კონცენტრატორი, რომელიც ჩვეულებრივ წარმოქმნის დაბალ გამომუშავებას დასვენების დროს და მაღალ გამოსვლას მხოლოდ მათი დაჭერისას. სლაიდების კონცენტრატორები ქმნიან მუდმივ მაღალ ან დაბალ შეყვანას მათი პოზიციის მიხედვით.
სურათი 12.1. Arty Z7 GPIO ().
ოთხი ინდივიდუალური მაღალი ეფექტურობის LED- ები ანოდით არის დაკავშირებული Zynq PL– სთან 330 ოჰმეტიანი რეზისტორების საშუალებით, ასე რომ ისინი ჩაირთვება ლოგიკური მაღალი მოცულობის დროსtage გამოიყენება მათ შესაბამის I/O პინზე. დამატებითი LED- ები, რომლებიც მომხმარებლისთვის მიუწვდომელია, მიუთითებს ჩართვის, PL პროგრამირების სტატუსზე და USB და Ethernet პორტის სტატუსზე.
სამ ფერიანი ები
Arty Z7 დაფა შეიცავს ორ სამ ფერადი LED- ს. თითოეული სამფერი LED () აქვს სამი შეყვანის სიგნალი, რომელიც მართავს სამი პატარა შიდა LED- ის კათოდს: ერთი წითელი, ერთი ლურჯი და ერთი მწვანე. სიგნალის მართვა, რომელიც შეესაბამება ერთ -ერთ ამ ფერს, აანთებს შინაგანს LED (). შეყვანის სიგნალებს Zynq PL მართავს ტრანზისტორით, რომელიც ინვერსიას ახდენს სიგნალებზე. ამიტომ, სამფერის გასანათებლად LED (), შესაბამისი სიგნალები უნდა იყოს ამოძრავებული მაღალი. სამფერიანი LED () გამოსცემს ფერს, რომელიც დამოკიდებულია შიდა LED- ების კომბინაციაზე, რომლებიც ამჟამად განათებულია. ყოფილიample, თუ წითელი და ლურჯი სიგნალები მაღალია და მწვანე დაბალია, სამ ფერი LED () გამოყოფს მეწამულ ფერს.
Digilent მკაცრად გირჩევთ გამოიყენოთ პულსის სიგანის მოდულაცია (PWM) სამ ფერადი LED- ების მართვისას. ნებისმიერი შეყვანის მყარი ლოგიკისკენ "1" - ის მართვა გამოიწვევს LED () ანათებს არასასიამოვნოდ ნათელ დონეზე. ამის თავიდან ასაცილებლად შეგიძლიათ დარწმუნდეთ, რომ არცერთი სამ ფერადი სიგნალი არ ამოძრავებს 50% –ზე მეტი ციკლი. PWM– ის გამოყენება ასევე მნიშვნელოვნად აფართოებს სამ ფერადი led- ის პოტენციურ პალიტრას. თითოეული ფერის მოვალეობის ციკლის ინდივიდუალურად რეგულირება 50% –დან 0% –მდე იწვევს სხვადასხვა ფერის სხვადასხვა ინტენსივობის განათებას, რაც საშუალებას იძლევა პრაქტიკულად ნებისმიერი ფერის ჩვენება.
მონო აუდიო გამომავალი
საბორტო აუდიო ბუდე (J13) ამოძრავებს Sallen-Key Butterworth Low-Pass მე –4 რიგის ფილტრს, რომელიც უზრუნველყოფს მონო აუდიო გამომავალს. დაბალი გამტარობის ფილტრის წრე ნაჩვენებია ფიგურა 14.1-ში. ფილტრის შეყვანა (AUD_PWM) დაკავშირებულია Zynq PL pin R18- თან. ციფრული შეყვანა ჩვეულებრივ იქნება პულსის სიგანის მოდულირებული (PWM) ან პულსის სიმკვრივის მოდულირებული (PDM) ღია გადინების სიგნალი, რომელიც წარმოებულია FPGA– ს მიერ. სიგნალი დაბალი უნდა იყოს ლოგიკური '0' და დატოვოს მაღალი წინაღობა ლოგიკისთვის '1'. ბორტზე გამყვანი რეზისტორი სუფთა ანალოგური 3.3V სარკინიგზო მაგისტრალით დაადგენს შესაბამის მოცულობასtage ლოგიკისთვის "1". დაბალგამტარი ფილტრი შესასვლელზე იმოქმედებს, როგორც რეკონსტრუქციის ფილტრი, რომელიც გარდაქმნის პულსის სიგანის მოდულირებულ ციფრულ სიგნალს ანალოგურ მოცულობაშიtage აუდიო ბუდის გამომავალზე.
(სურათი 13.1. აუდიო გამოყვანის წრე.
აუდიო გამორთვის სიგნალი გამოიყენება (AUD_SD). იგი დაკავშირებულია Zynq PL pin T17- თან. აუდიო გამოცემის გამოსაყენებლად, ეს სიგნალი ლოგიკურად უნდა გადავიდეს მაღლა.
SK Butterworth Low-Pass Filter- ის სიხშირის რეაქცია ნაჩვენებია ნახაზზე 13.2. მიკროსქემის AC ანალიზი ხდება NI Multisim 12.0-ის გამოყენებით.
სურათი 13.2. აუდიო გამომავალი სიხშირის რეაგირება.
Პულსის მოდულაცია
პულსის სიგანის მოდულირებული სიგნალი არის იმპულსების ჯაჭვი გარკვეული ფიქსირებული სიხშირით, თითოეული პულსის პოტენციურად განსხვავებული სიგანით. ეს ციფრული სიგნალი შეიძლება გაიაროს უბრალო დაბალი გამავლობის ფილტრში, რომელიც აერთიანებს ციფრულ ტალღის ფორმას ანალოგური მოცულობის შესაქმნელადtage პროპორციულია საშუალო პულსის სიგანისა გარკვეული ინტერვალის განმავლობაში (ინტერვალი განისაზღვრება დაბალი გამავლობის ფილტრის 3dB სიხშირით და პულსის სიხშირით). ყოფილიampთუ იმპულსები მაღალია პულსის პერიოდის საშუალოდ 10% –ზე, მაშინ ინტეგრატორი გამოიმუშავებს ანალოგურ მნიშვნელობას, რომელიც არის Vdd vol 10%tagე სურათი 13.1.1 გვიჩვენებს ტალღის ფორმას წარმოდგენილი PWM სიგნალის სახით.
სურათი 13.1.1. PWM ტალღის ფორმა.
PWM სიგნალი უნდა იყოს ინტეგრირებული ანალოგური მოცულობის განსაზღვრისათვისtagე დაბალი გამტარობის ფილტრი 3dB სიხშირე უნდა იყოს PWM სიხშირეზე დაბალი სიდიდის ორდერი ისე, რომ სიგნალის ენერგია PWM სიხშირეზე გაფილტრული იყოს სიგნალიდან. ყოფილიampთუ აუდიო სიგნალი უნდა შეიცავდეს 5 კჰც -მდე სიხშირის ინფორმაციას, მაშინ PWM სიხშირე უნდა იყოს მინიმუმ 50 კჰც (და სასურველია კიდევ უფრო მაღალი). ზოგადად, ანალოგური სიგნალის ერთგულების თვალსაზრისით, რაც უფრო მაღალია PWM სიხშირე, მით უკეთესი. სურათი 13.1.2 გვიჩვენებს PWM ინტეგრატორის წარმოდგენას, რომელიც აწარმოებს გამომავალ მოცულობასtagე პულსის მატარებლის ინტეგრირებით. გაითვალისწინეთ სტაბილური მდგომარეობის ფილტრის გამომავალი სიგნალი amplitude თანაფარდობა Vdd იგივეა, რაც პულსი-სიგანე სამუშაო ციკლი (მოვალეობის ციკლი განისაზღვრება როგორც პულსი-მაღალი დრო გაყოფილი პულსი-ფანჯრის დროზე).
Figure 13.1.2. PWM Output Voltage.
წყაროების გადაყენება
ჩართვის ჩართვა
Zynq PS მხარს უჭერს გარე ჩართვის გადატვირთვის სიგნალებს. ჩართვის გადატვირთვა არის მთელი ჩიპის ძირითადი გადატვირთვა. ეს სიგნალი აღადგენს მოწყობილობის ყველა რეგისტრს, რომლის გადაყენებაც შესაძლებელია. Arty Z7 მართავს ამ სიგნალს TPS65400 დენის მარეგულირებლის PGOOD სიგნალიდან, რათა სისტემა ჩატვირთოს გადატვირთვის პირობებში, სანამ ყველა ელექტრომომარაგება არ მოქმედებს.
პროგრამის ღილაკზე გადამრთველი
PROG ბიძგი გადამრთველი, წარწერით PROG, ცვლის Zynq PROG_B. ეს აღადგენს PL- ს და იწვევს DONE- ს დე-მტკიცებას. PL დარჩება არაკონფიგურირებული მანამ, სანამ ის არ გადაპროგრამდება პროცესორის მიერ ან J- ს საშუალებითTAG.
პროცესორის ქვესისტემის გადაყენება
გარე სისტემის გადატვირთვა, რომელსაც ეწოდება SRST, აღადგენს Zynq მოწყობილობას გამართვის გარემოს დარღვევის გარეშე. ყოფილიampთუმცა, მომხმარებლის მიერ დადგენილი წინა შესვენების წერტილები მოქმედებს სისტემის გადატვირთვის შემდეგ. უსაფრთხოების პრობლემების გამო, სისტემის გადატვირთვა წაშლის მეხსიერების ყველა შინაარსს PS– ში, მათ შორის OCM– ში. PL ასევე იწმინდება სისტემის გადატვირთვისას. სისტემის გადატვირთვა არ იწვევს ჩატვირთვის რეჟიმის სამაგრის ქინძისთავების ხელახლა sampხელმძღვანელობდა.
SRST ღილაკი ასევე იწვევს CK_RST სიგნალის გადართვას, რათა მოხდეს თანდართულ ფარებზე გადატვირთვის გამოწვევა.
Pmod პორტები
Pmod პორტებია 2 × 6, მარჯვენა კუთხის, 100 მილიონიან დაშორებული მდედრობითი კონექტორები, რომლებიც ემთხვევა სტანდარტულ 2 × 6 პინ სათაურებს. თითოეული 12 – პინიანი Pmod პორტი უზრუნველყოფს ორ 3.3 ვ VCC () სიგნალები (პინები 6 და 12), ორი სახმელეთო სიგნალები (ქინძისთავები 5 და 11) და რვა ლოგიკური სიგნალი, როგორც ეს ნაჩვენებია ნახაზზე 15.1. VCC () და სახმელეთო ქინძისთავებს შეუძლიათ 1A– მდე დენის მიწოდება, მაგრამ უნდა იზრუნოს, რომ არ მოხდეს საბორტო რეგულატორების ან გარე ელექტრომომარაგების არცერთი ელექტროენერგიის ბიუჯეტი (იხ. 3.3V სარკინიგზო დენის ლიმიტები ჩამოთვლილი „დენის წყაროებში“) .
(https://reference.digilentinc.com/_detail/reference/programmable-logic/arty-z7/arty-z7-pmod.png?id=reference%3Aprogrammable-logic%3Aartyz7%3Areference-manual)
სურათი 15.1. პმოდის პორტის დიაგრამა
Digilent აწარმოებს Pmod აქსესუარების დაფების დიდ კოლექციას, რომელსაც შეუძლია დაერთოს Pmod გაფართოების კონექტორებს, რათა დაამატოთ მზა ფუნქციები, როგორიცაა A / D, D / A, ძრავის დრაივერები, სენსორები და სხვა ფუნქციები. იხილეთ www.digilentinc.com (http://www.digilentinc.com) დამატებითი ინფორმაციისთვის.
თითოეული Pmod პორტი, რომელიც ნაპოვნია Digilent FPGA დაფებზე, იყოფა ერთ – ერთ კატეგორიად: სტანდარტული, MIO დაკავშირებული, XADC ან მაღალსიჩქარიანი. Arty Z7– ს აქვს ორი Pmod პორტი, ორივე მაღალსიჩქარიანი ტიპისაა. შემდეგ განყოფილებაში აღწერილია Pmod პორტის მაღალსიჩქარიანი ტიპი.
მაღალსიჩქარიანი Pmods
მაღალსიჩქარიან Pmod– ებს აქვთ მონაცემთა სიგნალები, როგორც წინაღობის შესაბამისი დიფერენციალური წყვილი, მაქსიმალური გადართვის სიჩქარისთვის. მათ აქვთ რეზისტორების დატვირთვის ბალიშები დამატებითი დაცვის მიზნით, მაგრამ Arty Z7- ზე ამ მოწყობილობებით დატვირთულია 0-ომიანი shunts. სერიული რეზისტორების გათიშვით, ეს Pmod არ გვთავაზობს დაცვას მოკლედ შერთვისგან, მაგრამ გაცილებით ჩქარი სიჩქარის საშუალებას იძლევა. სიგნალები დაწყვილებულია იმავე რიგის მიმდებარე სიგნალებთან: ქინძისთავები 1 და 2, ქინძისთავები 3 და 4, ქინძისთავები 7 და 8 და ქინძისთავები 9 და 10.
კვალი 100 ohms (+/- 10%) დიფერენციალურია.
თუ ამ პორტზე ქინძისთავები გამოიყენება ერთჯერადი სიგნალის სახით, დაწყვილებულ წყვილებს შეიძლება ჰქონდეთ კროსსტალკი. აპლიკაციებში, სადაც ეს შეშფოთებას იწვევს, ერთ-ერთი სიგნალი უნდა იყოს დასაბუთებული (FPGA– დან დაწევა დაბალი) და გამოიყენოს მისი წყვილი სიგნალის დასრულების სიგნალისთვის.
მას შემდეგ, რაც მაღალსიჩქარიან Pmods– ს აქვს 0 – ომიანი შუნტი დამცავი რეზისტორების ნაცვლად, ოპერატორმა უნდა მიიღოს ზომები, რომ არ გამოიწვიოს შორტები.
Arduino / chipKIT Shield დამაკავშირებელი
Arty Z7 შეიძლება დაუკავშირდეს სტანდარტულ Arduino და chipKIT ფარებს გაფართოებული ფუნქციონირების დასამატებლად. განსაკუთრებული სიფრთხილე გამოიჩინეს Arty Z7- ის დიზაინის შექმნისას, რათა დარწმუნდეთ, რომ ის თავსებადია Arduino- ს და chipKIT ფარის ბაზარზე. ფარის კონექტორს აქვს 49 პინი, რომელიც დაკავშირებულია Zynq PL- ს ზოგადი დანიშნულების ციფრული I / O Arty Z7-20- ზე და 26 Arty Z7-10- ზე. FPGA– ების მოქნილობის გამო შესაძლებელია ამ ქინძისთავების გამოყენება თითქმის ყველაფრისთვის, მათ შორის ციფრული კითხვა / ჩაწერა, SPI კავშირები, UART კავშირები, I2C კავშირები და PWM. ამ ქინძისთავებიდან ექვსი (იარლიყით AN0-AN5) ასევე შეიძლება გამოყენებულ იქნას როგორც ერთჯერადი ანალოგური შეყვანა, რომლის შეყვანის დიაპაზონიც არის 0V- 3.3V, ხოლო კიდევ ექვსი (იარლიყით AN6-11) შეიძლება გამოყენებულ იქნას როგორც დიფერენციალური ანალოგური შეყვანა.
შენიშვნა: Arty Z7 არ არის თავსებადი ფარებით, რომლებიც გამოდიან 5 ვ ციფრული ან ანალოგური სიგნალები. Arty Z7 ფარის შემაერთებელზე 5V ზე მაღლა მოძრაობის ქინძისთავებმა შეიძლება ზიანი მიაყენოს Zynq- ს.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield.png)
სურათი 16.1. ფარის პინის დიაგრამა.
| პინის სახელი | ფარის ფუნქცია | Arty Z7 კავშირი |
| IX0–IX13 | ზოგადი დანიშნულების I / O ქინძისთავები | იხილეთ განყოფილება სახელწოდებით "Shield Digital I/O" |
| IX26–IX41, A (IO42) | Arty Z7-20 ზოგადი დანიშნულების I / O ქინძისთავები | იხილეთ განყოფილება სახელწოდებით "Shield Digital I/O" |
| SCL | I2C საათი | იხილეთ განყოფილება სახელწოდებით "Shield Digital I/O" |
| SDA | I2C მონაცემები | იხილეთ განყოფილება სახელწოდებით "Shield Digital I/O" |
| SCLK () | SPI საათი | იხილეთ განყოფილება სახელწოდებით "Shield Digital I/O" |
| MOSI () | SPI მონაცემები ამოიწურა | იხილეთ განყოფილება სახელწოდებით "Shield Digital I/O" |
| MISO () | SPI მონაცემები | იხილეთ განყოფილება სახელწოდებით "Shield Digital I/O" |
| SS | SPI Slave აირჩიეთ | იხილეთ განყოფილება სახელწოდებით "Shield Digital I/O" |
| A0–A5 | ერთჯერადი ანალოგური შეყვანა | იხილეთ სექცია სახელწოდებით „ფარის ანალოგური შესასვლელი” |
| A6–A11 | დიფერენციალური ანალოგური შეყვანა | იხილეთ სექცია სახელწოდებით „ფარის ანალოგური შესასვლელი” |
| პინის სახელი | ფარის ფუნქცია | Arty Z7 კავშირი |
| V_P, V_N | გამოყოფილი დიფერენციალური ანალოგური შეყვანა | იხილეთ სექცია სახელწოდებით „ფარის ანალოგური შესასვლელი” |
| XGND | XADC ანალოგური გრუნტი | დაკავშირებულია ქსელთან, რომელიც გამოიყენება ZAD– ზე (VREFN) XADC მიწის მითითების გასაყვანად |
| XVREF | XADC ანალოგი ტომიtage მითითება | უკავშირდება 1.25 V, 25mA სარკინიგზო მაგისტრალს, რომელიც გამოიყენება XADC voltage მითითება Zynq– ზე (VREFP) |
| N/C | არ არის დაკავშირებული | არ არის დაკავშირებული |
| IOREF | ციფრული I/O Voltage მითითება | მიერთებულია Arty Z7 3.3V ელექტრო სარკინიგზო მაგისტრალზე (იხილეთ სექცია "დენის წყაროები") |
| RST | ფარის გადაყენება | დაკავშირებულია წითელ ღილაკთან "SRST" და Zynq– ის MIO პინ 12. როდესაც JP1 იკლებს, ის ასევე უკავშირდება FTDI USB-UART ხიდის DTR სიგნალს. |
| 3V3 | 3.3V ელექტრო სარკინიგზო | მიერთებულია Arty Z7 3.3V ელექტრო სარკინიგზო მაგისტრალზე (იხილეთ სექცია "დენის წყაროები") |
| 5V0 | 5.0V ელექტრო სარკინიგზო | მიერთებულია Arty Z7 5.0V ელექტრო სარკინიგზო მაგისტრალზე (იხილეთ სექცია "დენის წყაროები") |
| GND (), G | ადგილზე | დაკავშირებულია Arty Z7- ის სახმელეთო თვითმფრინავთან |
| VIN | დენის შეყვანა | დაკავშირებულია გარე კვების ბლოკის (J18) პარალელურად. |
ცხრილი 16.1. Shield Pin აღწერილობები.
Shield Digital I / O
ქინძისთავები, რომლებიც პირდაპირ Zynq PL- ს უკავშირდება, შეიძლება გამოყენებულ იქნას როგორც ზოგადი დანიშნულების შესასვლელი ან გამოსასვლელი. ეს ქინძისთავები მოიცავს I2C, SPI და ზოგადი დანიშნულების I/O ქინძისთავებს. FPGA და ციფრული I/O ქინძისთავებს შორის არის 200 Ohm სერიის რეზისტორები, რომლებიც უზრუნველყოფენ დაცვას შემთხვევითი მოკლე ჩართვისგან (გარდა AN5-AN0 სიგნალებისა, რომლებსაც სერიული რეზისტორები არ გააჩნიათ და AN6-AN12 სიგნალებს, რომლებსაც აქვთ 100 Ohm სერიის რეზისტორები). აბსოლუტური მაქსიმალური და რეკომენდებული საოპერაციო მოცულობაtages ამ ქინძისთავებისთვის მოცემულია ქვემოთ მოცემულ ცხრილში.
IO26-IO41 და A (IO42) არ არის ხელმისაწვდომი Arty Z7-10- ზე. ასევე, AN0-AN5 არ შეიძლება გამოყენებულ იქნას როგორც ციფრული I / O Arty Z7-10. ეს იმის გამო ხდება, რომ Zynq-7010– ზე ნაკლებია I / O ქინძისთავები, ვიდრე Zynq-7020.
| აბსოლუტური მინიმალური მოცულობაtage | რეკომენდებული მინიმალური საოპერაციო მოცულობაtage | რეკომენდებული მაქსიმალური საოპერაციო მოცულობაtage | აბსოლუტური მაქსიმალური მოცულობაtage | |
| იკვებება | -0.4 ვ | -0.2 ვ | 3.4 ვ | 3.75 ვ |
| არაძალიანად | -0.4 ვ | N/A | N/A | 0.55 ვ |
ცხრილი 16.1.1. Shield Digital Voltages. Zynq PL– სთან დაკავშირებული ქინძისთავების ელექტრული მახასიათებლების შესახებ დამატებითი ინფორმაციისათვის იხილეთ Zynq-7000 მონაცემთა ცხრილი
(ds187-XC7Z010-XC7Z020-Data-Sheet) Xilinx– დან.
ფარის ანალოგი I/O
A0-A11 და V_P/V_N მარკირება გამოიყენება როგორც Zynq XADC მოდულის ანალოგური შეყვანა. Zynq ელოდება, რომ შეყვანის დიაპაზონი 0-1 ვ-დან. ვრცლად A0-A5, ჩვენ ვიყენებთ გარე წრეს, რათა შევამციროთ შეყვანის მოცულობაtage 3.3V– დან ეს წრე ნაჩვენებია ფიგურაში 16.2.1. ეს წრე საშუალებას აძლევს XADC მოდულს ზუსტად გაზომოს ნებისმიერი მოცულობაtage 0V– დან 3.3V– მდე (Arty Z7– ის შედარებით GND ()), რომელიც გამოიყენება რომელიმე ამ ქინძისთავზე. თუ გსურთ გამოიყენოთ A0-A5 ეტიკეტირებული ქინძისთავები, როგორც ციფრული შესასვლელი ან გამომავალი, ისინი ასევე პირდაპირ უკავშირდებიან Zynq PL– ს წინასაწინააღმდეგო გამყოფი სქემის წინ (ასევე ნაჩვენებია ნახატზე 16.2.1) Arty Z7-20– ზე. ეს დამატებითი კავშირი არ არის შესრულებული Arty Z7-10- ზე, რის გამოც ამ სიგნალების გამოყენება შესაძლებელია მხოლოდ ამ ვარიანტის ანალოგური შეტანის სახით.
(https://reference.digilentinc.com/_media/reference/programmable-logic/arty-z7/arty-z7-shield-an.png)
სურათი 16.2.1. ერთჯერადი ანალოგები.
A6-A11 მარკირებული ქინძისთავები დაკავშირებულია უშუალოდ 3 წყვილ ანალოგურ ქინძისთავთან Zynq PL– ზე გამამხნევებელი ფილტრის საშუალებით. ეს წრე ნაჩვენებია ფიგურაში 16.2.2. ეს წყვილი ქინძისთავები შეიძლება გამოყენებულ იქნას როგორც დიფერენციალური ანალოგური შეყვანა მოცულობითtage განსხვავება 0-1V შორის. წყვილი რიცხვები დაკავშირებულია წყვილის პოზიტიურ ქინძისთავებთან და კენტი რიცხვები ნეგატიურ ქინძისთავებთან (ასე რომ, A6 და A7 ქმნიან ანალოგურ შეყვანის წყვილს, A6 დადებითია და A7 უარყოფითი). გაითვალისწინეთ, რომ მიუხედავად იმისა, რომ კონდენსატორის ბალიშები არსებობს, ისინი არ არის დატვირთული ამ ქინძისთავებისთვის. ვინაიდან FPGA– ს ანალოგური ქინძისთავები შეიძლება გამოყენებულ იქნას როგორც ჩვეულებრივი ციფრული FPGA ქინძისთავები, ასევე შესაძლებელია ამ ქინძისთავების გამოყენება ციფრული I/O– სთვის.
V_P და V_N მარკირება დაკავშირებულია FPGA– ს VP_0 და VN_0 გამოყოფილი ანალოგური საშუალებებით. ეს წყვილი ქინძისთავები ასევე შეიძლება გამოყენებულ იქნას როგორც დიფერენციალური ანალოგური შეყვანა მოცულობითtage 0-1V დიაპაზონში, მაგრამ ისინი არ შეიძლება გამოყენებულ იქნას როგორც ციფრული I/O. კონდენსატორი სქემაში ნაჩვენებია 16.2.2 ამ წყვილი ქინძისთავებისთვის დატვირთულია Arty Z7- ზე.
სურათი 16.2.2. დიფერენციალური ანალოგები.
XADC ბირთვი Zynq– ში არის ორმაგი არხის 12 – ბიტიანი ანალოგურ – ციფრული გადამყვანი, რომელსაც შეუძლია იმუშაოს 1 MSPS– ზე. ნებისმიერ არხს შეუძლია მართოს ნებისმიერი ანალოგური შეყვანა, რომელიც დაკავშირებულია ფარის ქინძისთავებთან. XADC ბირთვი კონტროლდება და მისაწვდომია მომხმარებლის დიზაინიდან დინამიური რეკონფიგურაციის პორტის (DRP) საშუალებით. DRP ასევე უზრუნველყოფს წვდომას ტtage მონიტორები, რომლებიც იმყოფებიან FPGA– ს თითოეულ დენის რელსებზე და ტემპერატურის სენსორი, რომელიც არის FPGA– ს შიგნით. XADC ბირთვის გამოყენების შესახებ დამატებითი ინფორმაციისათვის მიმართეთ Xilinx დოკუმენტს სახელწოდებით "7 სერიის FPGA და Zynq-7000 ყველა პროგრამირებადი SoC XADC ორმაგი 12 ბიტიანი 1 MSPS ანალოგურ-ციფრული გადამყვანი". ასევე შესაძლებელია XADC ბირთვზე წვდომა უშუალოდ PS– ს გამოყენებით, „PS-XADC“ ინტერფეისის საშუალებით. ეს ინტერფეისი სრულად არის აღწერილი 30 – ე თავში Zynq
სახელმძღვანელო ტექნიკური ცნობარი ( ug585-Zynq-7000-TRM [PDF]). rm (https://reference.digilentinc.com/tag/rm?do=showtag&tag=rm), Doc (https://reference.digilentinc.com/tag/doc?do=showtag&tag=doc), arty-z7
(https://reference.digilentinc.com/tag/arty-z7?do=showtag&tag=arty-z7)
გამოიწერეთ ჩვენი ბიულეტენი
| სახელი |
| გვარი |
| ელ.ფოსტის მისამართი |
| ჩვენი პარტნიორები Xilinx უნივერსიტეტი პროგრამა (https://store.digilentinc.com/partneuniversity-program/) ტექნოლოგიების პარტნიორები (https://store.digilentinc.com/technolpartners/) დისტრიბუტორები (https://store.digilentinc.com/ourdistributors/) |
ტექნიკური მხარდაჭერა ფორუმი (https://forum.digilentinc.com) საცნობარო ვიკი (https://reference.digilentinc.com) დაგვიკავშირდით (https://store.digilentinc.com/contactus/) |
| მომხმარებლის ინფორმაცია(https://youtube.com/user/digilentinc) ხშირად დასმული კითხვები (https://resource.digilentinc.com/verify) შეინახეთ ინფორმაცია (https://store.digilentinc.com/store-info/) |
კომპანიის ინფორმაცია
ჩვენს შესახებ |
დოკუმენტები / რესურსები
 |
DIGILENT განვითარების საბჭო Arty Z7 [pdf] მომხმარებლის სახელმძღვანელო განვითარების საბჭო Arty Z7 |
