intel F-Tile Interlaken FPGA IPdesign Exampმომხმარებლის სახელმძღვანელო

შინაარსი დამალვა

1 intel F-Tile Interlaken FPGA IPdesign Exampმომხმარებლის სახელმძღვანელო

2 1. სწრაფი დაწყება სახელმძღვანელო

3 2. დიზაინი მაგampდა აღწერა

4 3. F-Tile Interlaken Intel FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები

5 4. დოკუმენტის გადასინჯვის ისტორია F-Tile Interlaken Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

6 დოკუმენტები / რესურსები

6.1 ცნობები

7 დაკავშირებული პოსტები

intel F-Tile Interlaken FPGA IPdesign Exampმომხმარებლის სახელმძღვანელო

განახლებულია Intel® Quartus® Prime Design Suite-სთვის: 21.4
IP ვერსია: 3.1.0

1. სწრაფი დაწყება სახელმძღვანელო

F-Tile Interlaken Intel® FPGA IP ბირთვი უზრუნველყოფს სიმულაციური ტესტის მაგიდას და ტექნიკის დიზაინს.ample რომელიც მხარს უჭერს კომპილაციას და ტექნიკის ტესტირებას. როდესაც თქვენ გენერირებთ დიზაინს ყოფილიample, პარამეტრის რედაქტორი ავტომატურად ქმნის fileაუცილებელია დიზაინის სიმულაცია, შედგენა და ტესტირება.

საცდელი მაგიდა და დიზაინი ეგampმხარს უჭერს NRZ და PAM4 რეჟიმს F-კრამიტის მოწყობილობებისთვის.
F-Tile Interlaken Intel FPGA IP ბირთვი წარმოქმნის დიზაინს examples ზოლების რაოდენობის და მონაცემთა სიჩქარის შემდეგი მხარდაჭერილი კომბინაციებისთვის.

ცხრილი 1. ხაზების რაოდენობისა და მონაცემთა სიჩქარის IP მხარდაჭერილი კომბინაციები
შემდეგი კომბინაციები მხარდაჭერილია Intel Quartus® Prime Pro Edition პროგრამული უზრუნველყოფის 21.4 ვერსიაში. ყველა
სხვა კომბინაციები იქნება მხარდაჭერილი Intel Quartus Prime Pro Edition-ის მომავალ ვერსიაში.

სურათი 1. დიზაინის განვითარების საფეხურები მაგample

(1) ეს ვარიანტი მხარს უჭერს Interlaken Look-aside Mode-ს.
(2) 10 ზოლიანი კონფიგურაციის დიზაინისთვის, F-ფილა მოითხოვს TX PMA-ს 12 ზოლს, რათა ჩართოს შეკრული გადამცემის დაკვრა არხის დახრილობის მინიმუმამდე შესამცირებლად.

*სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.

F-Tile Interlaken Intel FPGA IP core დიზაინი example მხარს უჭერს შემდეგ მახასიათებლებს:

შიდა TX to RX სერიული მარყუჟის რეჟიმი

ავტომატურად წარმოქმნის ფიქსირებული ზომის პაკეტებს
პაკეტის შემოწმების ძირითადი შესაძლებლობები

სისტემის კონსოლის გამოყენების შესაძლებლობა დიზაინის ხელახალი ტესტირების მიზნით გადატვირთვისთვის

სურათი 2. მაღალი დონის ბლოკ-სქემა

დაკავშირებული ინფორმაცია

F-Tile Interlaken Intel FPGA IP მომხმარებლის სახელმძღვანელო
F-Tile Interlaken Intel FPGA IP გამოშვების შენიშვნები

1.1. ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები
ყოფილის შესამოწმებლადampდიზაინისთვის გამოიყენეთ შემდეგი აპარატურა და პროგრამული უზრუნველყოფა:

Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფის ვერსია 21.4

სისტემის კონსოლი ხელმისაწვდომია Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფით
მხარდაჭერილი სიმულატორი:
— Synopsys* VCS*
- Synopsys VCS MX
— Siemens* EDA ModelSim* SE ან Questa*
— Cadence* Xcelium*

Intel Agilex™ I-Series Transceiver-SoC განვითარების ნაკრები

1.2. დიზაინის გენერირება
სურათი 3. პროცედურა

მიჰყევით ამ ნაბიჯებს დიზაინის გენერირებისთვის ყოფილიample და testbench:

Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში დააწკაპუნეთ File ➤ New Project Wizard ახალი Intel Quartus Prime პროექტის შესაქმნელად, ან დააწკაპუნეთ File ➤ გახსენით Project არსებული Intel Quartus Prime პროექტის გასახსნელად. ოსტატი მოგთხოვთ მიუთითოთ მოწყობილობა.
მიუთითეთ Agilex-ის მოწყობილობების ოჯახი და აირჩიეთ F-Tile მოწყობილობა თქვენი დიზაინისთვის.

IP კატალოგში იპოვეთ და ორჯერ დააწკაპუნეთ F-Tile Interlaken Intel FPGA IP. გამოჩნდება ახალი IP ვარიანტის ფანჯარა.
მიუთითეთ უმაღლესი დონის სახელი თქვენი ინდივიდუალური IP ვარიაციისთვის. პარამეტრის რედაქტორი ინახავს IP ვარიაციის პარამეტრებს a file დაასახელა .ip.
დააწკაპუნეთ OK. გამოჩნდება პარამეტრის რედაქტორი.

სურათი 4. გამampდიზაინის ჩანართი

6. IP ჩანართზე მიუთითეთ თქვენი IP ძირითადი ვარიაციის პარამეტრები.
7. ყოფილზეampჩანართზე Design, აირჩიეთ Simulation ოფცია ტესტის სკალის გენერირებისთვის. აირჩიეთ Synthesis ვარიანტი ტექნიკის დიზაინის გენერირებისთვის მაგampლე. თქვენ უნდა აირჩიოთ სიმულაციისა და სინთეზის ერთ-ერთი ვარიანტი, რომ შექმნათ დიზაინი exampლე.
8. გენერირებული HDL ფორმატისთვის ხელმისაწვდომია Verilog და VHDL ვარიანტი.
9. Target Development Kit-ისთვის აირჩიეთ Agilex I-Series Transceiver-SOC Development Kit.

შენიშვნა: როდესაც ირჩევთ განვითარების ნაკრების ვარიანტს, პინების მინიჭებები დაყენებულია Intel Agilex I-Series Transceiver-SoC Development Kit მოწყობილობის ნაწილის ნომრის მიხედვით (AGIB027R31B1E2VR0) და შეიძლება განსხვავდებოდეს თქვენი არჩეული მოწყობილობისგან. თუ თქვენ აპირებთ დიზაინის გამოცდას აპარატურაზე სხვა PCB-ზე, აირჩიეთ ოფცია No Development Kit და გააკეთეთ შესაბამისი პინების მინიჭება .qsf-ში. file
10. დააწკაპუნეთ Generate Exampდიზაინი. აირჩიეთ Exampჩნდება დიზაინის დირექტორიას ფანჯარა.
11. თუ გსურთ დიზაინის მოდიფიცირება ყოფილიampდირექტორიას ბილიკი ან სახელი ნაჩვენები ნაგულისხმევიდან (ilk_f_0_example_design), დაათვალიერეთ ახალი გზა და ჩაწერეთ ახალი დიზაინი exampდირექტორიის სახელი.
12. დააჭირეთ OK- ს.

შენიშვნა: F-Tile Interlaken Intel FPGA IP დიზაინში exampასევე, SystemPLL ინსტანცირდება ავტომატურად და უკავშირდება F-Tile Interlaken Intel FPGA IP ბირთვს. SystemPLL იერარქიის გზა დიზაინში მაგample არის:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL დიზაინში მაგample იზიარებს იგივე 156.26 MHz საცნობარო საათს, როგორც გადამცემი.

1.3. დირექტორია სტრუქტურა
F-Tile Interlaken Intel FPGA IP ბირთვი წარმოქმნის შემდეგს files დიზაინისთვის
exampლე:
სურათი 5. დირექტორია სტრუქტურა

ცხრილი 2. ტექნიკის დიზაინი მაგample File აღწერილობები
ესენი fileს-ში არიანample_installation_dir>/ilk_f_0_example_design დირექტორია.

ცხრილი 3. ტესტის მაგიდა File აღწერა
ეს file არისample_installation_dir>/ilk_f_0_example_design/example_design/rtl დირექტორია.

ცხრილი 4. Testbench Scripts
ესენი fileს-ში არიანample_installation_dir>/ilk_f_0_example_design/example_design/testbench დირექტორია.

1.4. დიზაინის სიმულაცია მაგample Testbench
სურათი 6. პროცედურა

მიჰყევით ამ ნაბიჯებს ტესტის მაგიდის სიმულაციისთვის:

ბრძანების სტრიქონში გადადით testbench სიმულაციის დირექტორიაში. დირექტორია გზა არისample_installation_dir>/example_design/testbench.
გაუშვით სიმულაციური სკრიპტი თქვენი არჩეული მხარდაჭერილი სიმულატორისთვის. სკრიპტი აგროვებს და აწარმოებს ტესტის მაგიდას სიმულატორში. თქვენმა სკრიპტმა უნდა შეამოწმოს, რომ SOP და EOP რაოდენობა ემთხვევა სიმულაციის დასრულების შემდეგ.

ცხრილი 5. ნაბიჯები სიმულაციის გასაშვებად

3. შედეგების ანალიზი. წარმატებული სიმულაცია აგზავნის და იღებს პაკეტებს და აჩვენებს "Test PASSED".
ტესტის სკამი დიზაინისთვის ყოფილიample ასრულებს შემდეგ დავალებებს:

ახდენს F-Tile Interlaken Intel FPGA IP ბირთვს.
ბეჭდავს PHY სტატუსს.
ამოწმებს მეტაკადრის სინქრონიზაციას (SYNC_LOCK) და სიტყვების (ბლოკის) საზღვრებს
(WORD_LOCK).

ელოდება ცალკეული ზოლების ჩაკეტვას და გასწორებას.
იწყებს პაკეტების გადაცემას.
ამოწმებს პაკეტის სტატისტიკას:
- CRC24 შეცდომები
- SOPs
- EOPs

შემდეგი სample გამომავალი ასახავს წარმატებულ სიმულაციური ტესტის გაშვებას:

შენიშვნა: ინტერლაკენის დიზაინი ყოფილიample simulation testbench აგზავნის 100 პაკეტს და იღებს 100 პაკეტს.

შემდეგი სample output ასახავს წარმატებულ სიმულაციური ტესტის გაშვებას Interlaken Look-aside რეჟიმისთვის:

1.5. ტექნიკის დიზაინის შედგენა და კონფიგურაცია მაგample

უზრუნველყოს ყოფილიampდიზაინის გენერაცია დასრულებულია.
Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში გახსენით Intel Quartus Prime პროექტიample_installation_dir>/example_design.qpf>.

შესახებ დამუშავება მენიუ, დააწკაპუნეთ შედგენის დაწყება.
წარმატებული შედგენის შემდეგ, .სოფ file ხელმისაწვდომია თქვენს მითითებულ დირექტორიაში.
მიჰყევით ამ ნაბიჯებს ტექნიკის დასაპროგრამებლადampდიზაინი Intel Agilex მოწყობილობაზე F-ფილებით:
ა. შეაერთეთ განვითარების ნაკრები მასპინძელ კომპიუტერთან.
ბ. გაუშვით საათის კონტროლის აპლიკაცია, რომელიც არის განვითარების ნაკრების ნაწილი. დააყენეთ ახალი სიხშირეები დიზაინისთვის მაგampშემდეგნაირად:
• NRZ რეჟიმისთვის:
— Si5391 (U18), OUT0: დააყენეთ pll_ref_clk(3) მნიშვნელობა თქვენი დიზაინის მოთხოვნის შესაბამისად.
• PAM რეჟიმისთვის:
— Si5391 (U45), OUT1: დააყენეთ pll_ref_clk(3) მნიშვნელობა თქვენი დიზაინის მოთხოვნის შესაბამისად.
— Si5391 (U19), OUT1: დააყენეთ mac_pll_ref_clk(3) მნიშვნელობა თქვენი დიზაინის მოთხოვნის შესაბამისად. გ. დააწკაპუნეთ ინსტრუმენტები ➤ პროგრამისტი ➤ აპარატურის დაყენება.
დ. აირჩიეთ პროგრამირების მოწყობილობა. დაამატეთ Intel Agilex I-Series Transceiver-SoC განვითარების ნაკრები.
ე. უზრუნველყოს ეს რეჟიმი დაყენებულია JTAG.
ვ. აირჩიეთ Intel Agilex I-Series მოწყობილობა და დააწკაპუნეთ მოწყობილობის დამატება. პროგრამისტი აჩვენებს თქვენს დაფაზე მოწყობილობებს შორის კავშირების დიაგრამას.
გ. შეამოწმეთ ყუთი .სოფ.
თ. შეამოწმეთ ყუთი პროგრამა/კონფიგურაცია სვეტი.
მე. დააწკაპუნეთ დაწყება.

1.6. ტექნიკის დიზაინის ტესტირება მაგample
მას შემდეგ რაც შეადგინეთ F-ფილა Interlaken Intel FPGA IP დიზაინი exampდა დააკონფიგურიროთ თქვენი მოწყობილობა, შეგიძლიათ გამოიყენოთ სისტემის კონსოლი IP ბირთვისა და მისი რეგისტრების დასაპროგრამებლად.

მიჰყევით ამ ნაბიჯებს სისტემის კონსოლის გამოსაყენებლად და ტექნიკის დიზაინის შესამოწმებლადampლე:

შეცდომები არ არის CRC32, CRC24 და Checker-ისთვის.
გადაცემული SOP-ები და EOP-ები უნდა ემთხვეოდეს მიღებულ SOP-ებსა და EOP-ებს.

შემდეგი სample გამომავალი ასახავს წარმატებულ ტესტს ინტერლაკენის რეჟიმში:

შემდეგი სample გამომავალი ასახავს წარმატებულ ტესტს Interlaken Lookaside რეჟიმში:

2. დიზაინი მაგampდა აღწერა

დიზაინი მაგample აჩვენებს ინტერლაკენის IP ბირთვის ფუნქციონალურობას.

2.1. დიზაინი მაგampკომპონენტები
ყოფილმაample design აკავშირებს სისტემის და PLL საცნობარო საათებს და საჭირო დიზაინის კომპონენტებს. ყოფილმაample design აკონფიგურირებს IP ბირთვს შიდა loopback რეჟიმში და წარმოქმნის პაკეტებს IP core TX მომხმარებლის მონაცემთა გადაცემის ინტერფეისზე. IP ბირთვი აგზავნის ამ პაკეტებს შიდა მარყუჟის გზაზე გადამცემის მეშვეობით.

მას შემდეგ, რაც IP ბირთვის მიმღები მიიღებს პაკეტებს loopback გზაზე, ის ამუშავებს ინტერლაკენის პაკეტებს და გადასცემს მათ RX მომხმარებლის მონაცემთა გადაცემის ინტერფეისზე. ყოფილმაample design ამოწმებს, რომ მიღებული და გადაცემული პაკეტები ემთხვევა.

F-Tile Interlaken Intel FPGA IP დიზაინი example მოიცავს შემდეგ კომპონენტებს:

F-Tile Interlaken Intel FPGA IP ბირთვი

პაკეტის გენერატორი და პაკეტის შემმოწმებელი
F-Tile საცნობარო და სისტემის PLL საათები Intel FPGA IP ბირთვი

2.2. დიზაინი მაგampლე ნაკადი
F-Tile Interlaken Intel FPGA IP ტექნიკის დიზაინი example ასრულებს შემდეგ ნაბიჯებს:

გადააყენეთ F-ფილა Interlaken Intel FPGA IP და F-Tile.
გაათავისუფლეთ გადატვირთვა Interlaken IP-ზე (სისტემის გადატვირთვა) და F-tile TX (tile_tx_rst_n).
აკონფიგურირებს F-ფილა Interlaken Intel FPGA IP შიდა მარყუჟის რეჟიმში.

გაათავისუფლეთ F-tile RX-ის გადატვირთვა (tile_rx_rst_n).
აგზავნის Interlaken-ის პაკეტების ნაკადს წინასწარ განსაზღვრული მონაცემებით იტვირთება IP ბირთვის TX მომხმარებლის მონაცემთა გადაცემის ინტერფეისში.
ამოწმებს მიღებულ პაკეტებს და აცნობებს სტატუსს. პაკეტის შემმოწმებელი, რომელიც შედის ტექნიკის დიზაინში, მაგample უზრუნველყოფს შემდეგი ძირითადი პაკეტის შემოწმების შესაძლებლობებს:
• შეამოწმეთ, რომ გადაცემული პაკეტის თანმიმდევრობა სწორია.
• ამოწმებს, რომ მიღებული მონაცემები ემთხვევა მოსალოდნელ მნიშვნელობებს, დარწმუნდება, რომ პაკეტების დაწყების (SOP) და პაკეტის დასასრულის (EOP) დათვლის გასწორება ხდება მონაცემთა გადაცემისა და მიღების დროს.

*სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.

2.3. ინტერფეისის სიგნალები
ცხრილი 6. დიზაინი მაგampინტერფეისის სიგნალები

2.4. რეგისტრაცია რუკა

შენიშვნა:

დიზაინი მაგampრეგისტრის მისამართი იწყება 0x20**-ით, ხოლო ინტერლაკენის IP ძირითადი რეგისტრის მისამართი იწყება 0x10**-ით.

F-ფილა PHY რეგისტრის მისამართი იწყება 0x30**-ით, ხოლო F-ფილა FEC რეგისტრის მისამართი იწყება 0x40**-ით. FEC რეგისტრი ხელმისაწვდომია მხოლოდ PAM4 რეჟიმში.
წვდომის კოდი: RO — მხოლოდ წაკითხვა და RW — წაკითხვა/ჩაწერა.
სისტემის კონსოლი კითხულობს დიზაინს ყოფილიample რეგისტრირებს და აცნობებს ტესტის სტატუსს ეკრანზე.

ცხრილი 7. დიზაინი მაგample რეგისტრაცია რუკა

ცხრილი 8. დიზაინი მაგample რეგისტრაცია რუკა Interlaken Look-aside Design-ისთვის მაგample
გამოიყენეთ ეს სარეგისტრაციო რუკა, როდესაც თქვენ გენერირება დიზაინი exampჩართულია Interlaken Look-aside Mode პარამეტრის ჩართვა.

2.5. გადატვირთვა
F-Tile Interlaken Intel FPGA IP ბირთვში, თქვენ იწყებთ გადატვირთვას (reset_n=0) და გააჩერებთ სანამ IP ბირთვი არ დააბრუნებს გადატვირთვის დადასტურებას (reset_ack_n=0). გადატვირთვის მოხსნის შემდეგ (reset_n=1), გადატვირთვის აღიარება უბრუნდება საწყის მდგომარეობას (reset_ack_n=1). დიზაინში ყოფილიampასევე, rst_ack_sticky რეგისტრი ინახავს გადატვირთვის აღიარების მტკიცებას და შემდეგ იწვევს გადატვირთვის ამოღებას (reset_n=1). თქვენ შეგიძლიათ გამოიყენოთ ალტერნატიული მეთოდები, რომლებიც შეესაბამება თქვენს დიზაინს.

მნიშვნელოვანია: ნებისმიერ სცენარში, სადაც საჭიროა შიდა სერიული მარყუჟი, თქვენ უნდა გაათავისუფლოთ F-ფილის TX და RX ცალკე კონკრეტული თანმიმდევრობით. დამატებითი ინფორმაციისთვის იხილეთ სისტემის კონსოლის სკრიპტი.

სურათი 7. გადატვირთეთ თანმიმდევრობა NRZ რეჟიმში

სურათი 8. გადატვირთვის თანმიმდევრობა PAM4 რეჟიმში

3. F-Tile Interlaken Intel FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები

თუ IP ძირითადი ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ვერსიის მომხმარებლის სახელმძღვანელო.

4. დოკუმენტის გადასინჯვის ისტორია F-Tile Interlaken Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

ინტელის კორპორაცია. ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel გარანტიას იძლევა მისი FPGA და ნახევარგამტარული პროდუქტების მიმდინარეობაზე
სპეციფიკაციები Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე.

წაიკითხეთ მეტი ამ სახელმძღვანელოს შესახებ და ჩამოტვირთეთ PDF: