VHDL VITAL™
სიმულაციის გზამკვლევი
შესავალი
VHDL Vital სიმულაციის ეს სახელმძღვანელო შეიცავს ინფორმაციას Microsemi SoC მოწყობილობების დიზაინის სიმულირებისთვის ModelSim-ის გამოყენების შესახებ. SoC პროგრამული უზრუნველყოფის გამოყენების შესახებ დამატებითი ინფორმაციისთვის იხილეთ ონლაინ დახმარება.
სიმულაციის შესრულების შესახებ ინფორმაციისთვის იხილეთ თქვენს სიმულატორთან ერთად მოწოდებული დოკუმენტაცია.
დოკუმენტური ვარაუდები
ეს დოკუმენტი ვარაუდობს შემდეგს:
- თქვენ დააინსტალირეთ Libero SoC პროგრამული უზრუნველყოფა. ეს დოკუმენტი განკუთვნილია Libero SoC პროგრამული უზრუნველყოფის v10.0 და უფრო მაღალი ვერსიებისთვის. პროგრამული უზრუნველყოფის წინა ვერსიებისთვის იხილეთ მემკვიდრეობით მიღებული VHDL Vital სიმულაციის სახელმძღვანელო.
- თქვენ დააინსტალირეთ თქვენი VHDL VITAL სიმულატორი.
- თქვენ იცნობთ UNIX-ის სამუშაო სადგურებსა და ოპერაციულ სისტემებს ან კომპიუტერებსა და Windows-ის ოპერაციულ გარემოს.
- თქვენ იცნობთ FPGA არქიტექტურას და FPGA დიზაინის პროგრამულ უზრუნველყოფას.
დოკუმენტის კონვენციები
ეს დოკუმენტი იყენებს შემდეგ ცვლადებს:
- FPGA ოჯახის ბიბლიოთეკები ნაჩვენებია, როგორც საჭიროებისამებრ, სასურველი FPGA ოჯახის ცვლადი შეცვალეთ მოწყობილობის ოჯახით. მაგ.ample: vcom -work .vhd
- კომპილირებული VHDL ბიბლიოთეკები ნაჩვენებია, როგორც შემცვლელი საჭიროებისამებრ, სასურველი VHDL ოჯახის ცვლადისთვის. VHDL ენა მოითხოვს, რომ ბიბლიოთეკის სახელები იწყებოდეს ალფა სიმბოლოთი.
ონლაინ დახმარება
Microsemi SoC პროგრამული უზრუნველყოფა მოდის ონლაინ დახმარებით. თითოეული პროგრამული ხელსაწყოს სპეციფიკური ონლაინ დახმარება ხელმისაწვდომია დახმარების მენიუდან.
დაყენება
ეს თავი შეიცავს ინფორმაციას ModelSim სიმულატორის დაყენების შესახებ Microsemi SoC დიზაინების სიმულირებისთვის.
ეს თავი მოიცავს პროგრამული უზრუნველყოფის მოთხოვნებს, ნაბიჯებს, რომლებიც აღწერს Microsemi SoC FPGA ბიბლიოთეკების კომპილაციის პროცესს და სხვა ინფორმაციას თქვენს მიერ გამოყენებული სიმულაციური ინსტრუმენტის დაყენების შესახებ.
პროგრამული უზრუნველყოფის მოთხოვნები
ამ სახელმძღვანელოში მოცემული ინფორმაცია ვრცელდება Microsemi Libero SoC Software v10.0 და უფრო მაღალ ვერსიებზე, ასევე IEEE1076-თან თავსებად VHDL სიმულატორებზე.
გარდა ამისა, ეს სახელმძღვანელო შეიცავს ინფორმაციას ModelSim სიმულატორების გამოყენების შესახებ.
კონკრეტული ინფორმაციისთვის, თუ რომელ ვერსიებს უჭერს მხარს ეს გამოშვება, გადადით Microsemi-ის ტექნიკური მხარდაჭერის სისტემაზე. web საიტი (http://www.actel.com/custsup/search.html) და მოძებნეთ საკვანძო სიტყვა „მესამე მხარე“.
ModelSim
რადგან ინსტალაციის გზა თითოეული მომხმარებლისა და ინსტალაციისთვის განსხვავებულია, ეს დოკუმენტი იყენებს $ALSDIR-ს პროგრამული უზრუნველყოფის ინსტალაციის ადგილის მითითებისთვის. თუ თქვენ Unix-ის მომხმარებელი ხართ, უბრალოდ შექმენით გარემოს ცვლადი სახელწოდებით ALSDIR და დააყენეთ მისი მნიშვნელობა ინსტალაციის გზაზე. თუ თქვენ Windows-ის მომხმარებელი ხართ, ბრძანებებში $ALSDIR შეცვალეთ ინსტალაციის გზით.
ModelSim სიმულატორების ბიბლიოთეკების კომპილაციისთვის გამოიყენეთ შემდეგი პროცედურა. UNIX ბრძანებები აკრიფეთ UNIX სტრიქონში. Windows ბრძანებები ModelSim Transcript ფანჯრის ბრძანების ხაზზე.
ქვემოთ მოცემული ბრძანებები Windows-ისთვისაა. იმისათვის, რომ ბრძანებები UNIX-ზე იმუშაოს, უკუღმა დახრილი ხაზების ნაცვლად გამოიყენეთ წინ დახრილი ხაზები.
ეს პროცედურა ახდენს Microsemi VITAL ბიბლიოთეკის კომპილაციას $ALSDIR\lib\vtl\95\mti დირექტორიაში. VITAL ბიბლიოთეკების გამართული მუშაობისთვის, თქვენ უნდა კომპილაცია გაუკეთოთ FPGA ბიბლიოთეკის მოდელებს.
შენიშვნა: თუ $ALSDIR\lib\vtl\95 დირექტორიაში უკვე არის MTI დირექტორია, შესაძლოა, კომპილირებული ბიბლიოთეკები იყოს წარმოდგენილი და შესაძლოა, შემდეგი პროცედურის შესრულება არ დაგჭირდეთ.
- შექმენით mti სახელწოდების ბიბლიოთეკა $ALSDIR\lib\vtl\95 დირექტორიაში.
- გამოიძახეთ ModelSim სიმულატორი (მხოლოდ Windows).
- გადადით $ALSDIR\lib\vtl\95\mti დირექტორიაში. შეიყვანეთ შემდეგი ბრძანება ბრძანების სტრიქონში: cd $ALSDIR\lib\vtl\95\mti
- შექმენით ოჯახის ბიბლიოთეკა. შეიყვანეთ შემდეგი ბრძანება ბრძანების ველში: vlib
- VITAL ბიბლიოთეკის შესაბამისობაში მოყვანა დირექტორია. მოთხოვნისას შეიყვანეთ შემდეგი ბრძანება: vmap $ALSDIR\lib\vtl\95\mti\
- შეადგინეთ თქვენი VITAL ბიბლიოთეკები.
vcom - სამუშაო ../ .vhd
მაგampმაგალითად, თქვენი სიმულატორისთვის 40MX ბიბლიოთეკის კომპილაციისთვის, აკრიფეთ შემდეგი ბრძანება: vcom -work a40mx ../40mx.vhd - (არასავალდებულო) მიგრაციის ბიბლიოთეკის კომპილაცია. ეს ნაბიჯი მხოლოდ იმ შემთხვევაში შეასრულეთ, თუ მიგრაციის ბიბლიოთეკის გამოყენება გჭირდებათ. მოთხოვნისას აკრიფეთ შემდეგი ბრძანება: vcom -work ../ _mig.vhd
დიზაინის ნაკადი
ეს თავი აღწერს დიზაინის ნაკადს დიზაინის სიმულაციისთვის VHDL VITAL-თან თავსებადი სიმულაციური ხელსაწყოთი.
VHDL VITAL დიზაინის ნაკადი
VHDL VITAL დიზაინის ნაკადს ოთხი ძირითადი ეტაპი აქვს:
- დიზაინის შექმნა
- დიზაინის განხორციელება
- პროგრამირება
- სისტემის შემოწმება
შემდეგი სექციები დეტალურად აღწერს ამ ნაბიჯებს.
დიზაინის შექმნა
დიზაინის შექმნის/დამოწმების დროს, დიზაინი აღირიცხება RTL დონის (ქცევითი) VHDL წყაროში file.
დიზაინის აღების შემდეგ, შეგიძლიათ შეასრულოთ VHDL-ის ქცევითი სიმულაცია. file იმის დასადასტურებლად, რომ VHDL კოდი სწორია. შემდეგ კოდი სინთეზირებულია კარიბჭის დონის (სტრუქტურული) VHDL ქსელის სიაში. სინთეზის შემდეგ, შეგიძლიათ განახორციელოთ დიზაინის წინასწარი განლაგების სტრუქტურული სიმულაცია. დაბოლოს, EDIF netlist იქმნება Libero SoC-ში გამოსაყენებლად და VHDL სტრუქტურული განლაგების შემდგომი netlist გენერირებულია დროის სიმულაციისთვის VHDL VITAL-თან შესაბამის სიმულატორში.
VHDL წყაროს ჩანაწერი
შეიყვანეთ თქვენი VHDL დიზაინის წყარო ტექსტური რედაქტორის ან კონტექსტზე მგრძნობიარე HDL რედაქტორის გამოყენებით. თქვენი VHDL დიზაინის წყარო შეიძლება შეიცავდეს RTL დონის კონსტრუქციებს, ასევე სტრუქტურული ელემენტების ინსტანციებს, როგორიცაა Libero SoC ბირთვები.
ქცევის სიმულაცია
სინთეზამდე ჩაატარეთ თქვენი დიზაინის ქცევითი სიმულაცია. ქცევითი სიმულაცია ადასტურებს თქვენი VHDL კოდის ფუნქციონალურობას. როგორც წესი, სიმულაციის წარმართვისთვის იყენებთ ნულოვან შეფერხებებს და სტანდარტულ VHDL სატესტო სტენდს. ფუნქციური სიმულაციის შესრულების შესახებ ინფორმაციისთვის იხილეთ თქვენი სიმულაციის ინსტრუმენტთან ერთად მოწოდებული დოკუმენტაცია.
სინთეზი
მას შემდეგ რაც შექმნით თქვენი ქცევითი VHDL დიზაინის წყაროს, თქვენ უნდა მოახდინოთ მისი სინთეზი. სინთეზი გარდაქმნის ქცევით VHDL-ს file კარიბჭის დონის ქსელურ სიაში და ახდენს დიზაინის ოპტიმიზაციას სამიზნე ტექნოლოგიისთვის. თქვენს სინთეზის ინსტრუმენტთან ერთად მოწოდებული დოკუმენტაცია შეიცავს ინფორმაციას დიზაინის სინთეზის შესრულების შესახებ.
EDIF Netlist-ის თაობა
დიზაინის შექმნის, სინთეზირებისა და დადასტურების შემდეგ, პროგრამული უზრუნველყოფა Libero SoC-ში განთავსებისა და მარშრუტიზაციისთვის EDIF ქსელურ სიას წარმოქმნის.
ეს EDIF ქსელური სია ასევე გამოიყენება სტრუქტურული VHDL ქსელური სიის გენერირებისთვის სტრუქტურული სიმულაციისთვის.
სტრუქტურული VHDL Netlist-ის თაობა
Libero SoC თქვენი EDIF ნეტლის სიიდან გენერირებას უკეთებს კარიბჭის დონის VHDL ნეტლისტს სინთეზის შემდგომი წინასწარი განლაგების სტრუქტურული სიმულაციისთვის.
The file ხელმისაწვდომია /synthesis დირექტორიაში, თუ გსურთ სიმულაციის ხელით შესრულება.
სტრუქტურული სიმულაცია
განთავსებამდე და მარშრუტიზაციამდე ჩაატარეთ სტრუქტურული სიმულაცია. სტრუქტურული სიმულაცია ადასტურებს თქვენი სინთეზის შემდგომი წინასწარი განლაგების სტრუქტურული VHDL ქსელის სიის ფუნქციონალურობას. გამოყენებულია კომპილირებულ Libero SoC VITAL ბიბლიოთეკებში შემავალი ერთეულის შეფერხებები. სტრუქტურული სიმულაციის შესრულების შესახებ ინფორმაციისთვის იხილეთ თქვენი სიმულაციის ინსტრუმენტთან ერთად მოწოდებული დოკუმენტაცია.
დიზაინის განხორციელება
დიზაინის განხორციელების დროს თქვენ განათავსებთ და მარშრუტებთ დიზაინს Libero SoC-ის გამოყენებით. გარდა ამისა, შეგიძლიათ განახორციელოთ დროის ანალიზი. ადგილისა და მარშრუტის შემდეგ, შეასრულეთ პოსტის განლაგების (დროის) სიმულაცია VHDL VITAL-თან თავსებადი სიმულატორით.
პროგრამირება
დაპროგრამეთ მოწყობილობა Microsemi SoC-ის ან მხარდაჭერილი მესამე მხარის პროგრამირების სისტემის პროგრამული უზრუნველყოფითა და აპარატურით. Microsemi SoC მოწყობილობის პროგრამირების შესახებ ინფორმაციისთვის იხილეთ პროგრამისტის ონლაინ დახმარება.
სისტემის შემოწმება
დაპროგრამებულ მოწყობილობაზე სისტემის ვერიფიკაცია შეგიძლიათ Silicon Explorer-ის დიაგნოსტიკური ხელსაწყოს გამოყენებით.
Silicon Explorer-ის გამოყენების შესახებ ინფორმაციისთვის იხილეთ Silicon Explorer-ის სწრაფი დაწყება.
ნეტლისტების გენერირება
ეს თავი აღწერს EDIF და სტრუქტურული VHDL ქსელების გენერირების პროცედურებს.
EDIF Netlist-ის გენერირება
თქვენი სქემატური გადაღების ან თქვენი დიზაინის სინთეზის შემდეგ, შექმენით EDIF ქსელის სია თქვენი სქემატური აღბეჭდვის ან სინთეზის ხელსაწყოდან. გამოიყენეთ EDIF ქსელის სია ადგილისა და მარშრუტისთვის. იხილეთ დოკუმენტაცია, რომელიც შეიცავს თქვენს სქემატურ აღბეჭდვას ან სინთეზის ინსტრუმენტს EDIF ქსელის გენერირების შესახებ ინფორმაციისთვის.
სტრუქტურული VHDL Netlist-ის გენერირება
სტრუქტურული VHDL ქსელის სია files ავტომატურად გენერირდება თქვენი Libero SoC პროექტის ფარგლებში.
შეგიძლიათ იპოვოთ თქვენი VHDL netlist files თქვენი Libero პროექტის /synthesis დირექტორიაში. მაგample, თუ თქვენი პროექტის დირექტორიას ჰქვია project1, მაშინ თქვენი netlist files არის /project1/synthesis-ში.
ზოგიერთი ოჯახი საშუალებას გაძლევთ ექსპორტირება მოახდინოთ fileხელით გარე ხელსაწყოებში გამოსაყენებლად. თუ თქვენი მოწყობილობა მხარს უჭერს ამ ფუნქციას, შეგიძლიათ netlist-ის ექსპორტი files-დან Tools > Export > Netlist.
სიმულაცია ModelSim-ით
ეს თავი აღწერს ModelSim სიმულატორის გამოყენებით ქცევითი, სტრუქტურული და დროის სიმულაციის შესრულების ნაბიჯებს.
ნაჩვენები პროცედურები განკუთვნილია კომპიუტერისთვის. იგივე დაყენების პროცედურები ანალოგიურად მუშაობს UNIX-ისთვის. უკუღმა დახრილი ხაზების ნაცვლად გამოიყენეთ წინ მიმართული სლეშები. კომპიუტერისთვის, აკრიფეთ ბრძანებები MTI ფანჯარაში. UNIX-ისთვის, აკრიფეთ ბრძანებები UNIX ფანჯარაში.
ქცევის სიმულაცია
დიზაინის ქცევითი სიმულაციის შესასრულებლად გამოიყენეთ შემდეგი პროცედურა. იხილეთ დოკუმენტაცია.
ქცევითი სიმულაციის შესრულების შესახებ დამატებითი ინფორმაციისთვის, რომელიც შედის თქვენს სიმულაციურ ინსტრუმენტში.
- გამოიძახეთ თქვენი ModelSim სიმულატორი. (მხოლოდ კომპიუტერისთვის)
- შეცვალეთ დირექტორია თქვენი პროექტის დირექტორიაში. ეს დირექტორია უნდა შეიცავდეს თქვენს VHDL დიზაინს. files და testbench. ტიპი: cd
- ბიბლიოთეკაში მიმაგრება. თუ თქვენს VHDL წყაროში რაიმე ბირთვი ინსტანცირებულია, აკრიფეთ შემდეგი ბრძანება მათი კომპილირებულ VITAL ბიბლიოთეკაში მისამაგრებლად: vmap $ALSDIR\lib\vtl\95\mti\
თქვენს VHDL დიზაინში ოჯახური ბიბლიოთეკის მითითებისთვის files, დაამატეთ შემდეგი ხაზები თქვენს VHDL დიზაინს fileს: ბიბლიოთეკა გამოყენება .components.all; - შექმენით „სამუშაო“ დირექტორია. ტიპი: vlib work
- „work“ დირექტორიაში გადატანა. აკრიფეთ შემდეგი ბრძანება: vmap work .\work
- შეასრულეთ თქვენი დიზაინის ქცევითი სიმულაცია. VSystem-ის ან ModelSim სიმულატორის გამოყენებით ქცევითი სიმულაციის შესასრულებლად, შეადგინეთ თქვენი VHDL დიზაინი და testbench. files და გაუშვით სიმულაცია. იერარქიული დიზაინისთვის შეადგინეთ ქვედა დონის დიზაინის ბლოკები უფრო მაღალი დონის დიზაინის ბლოკებამდე.
შემდეგი ბრძანებები გვიჩვენებს, თუ როგორ უნდა შევადგინოთ VHDL დიზაინი და ტესტის მაგიდა files:
vcom -93 .vhd
vcom -93 .vhd
დიზაინის სიმულაციისთვის, ჩაწერეთ:
vsim
მაგampლე:
vsim test_adder_behave
ერთეული-არქიტექტურის წყვილი, რომელიც მითითებულია კონფიგურაციით, სახელად test_adder_behave, ტესტის მაგიდაზე იქნება სიმულირებული. თუ თქვენი დიზაინი შეიცავს PLL ბირთვს, გამოიყენეთ 1ps გარჩევადობა:
ვსიმ -ტ პს
მაგampლე:
vsim -t ps test_adder_behave
სტრუქტურული სიმულაცია
სტრუქტურული სიმულაციის შესასრულებლად გამოიყენეთ შემდეგი პროცედურა.
- სტრუქტურული VHDL ქსელის სიის გენერირება. თუ იყენებთ Synopsys Design Compiler-ს, ამ ინსტრუმენტის გამოყენებით შექმენით სტრუქტურული VHDL ქსელის სია.
თუ სხვა სინთეზის ინსტრუმენტებს იყენებთ, თქვენი EDIF netlist-დან გენერირეთ gate-level VHDL ფაილი შემდეგი ფუნქციის გამოყენებით: file ავტომატურად გენერირებული თქვენს პროექტში. ზოგიერთი დიზაინის ოჯახი საშუალებას გაძლევთ შექმნათ fileპირდაპირ მენიუდან Tools > Export > Netlist.
შენიშვნა: გენერირებული VHDL ყველა პორტისთვის იყენებს std_logic-ს. ავტობუსის პორტები იმავე ბიტების თანმიმდევრობით იქნება განლაგებული, როგორც ისინი EDIF netlist-ში არიან. - VITAL ბიბლიოთეკასთან მიმაგრება. კომპილირებული VITAL ბიბლიოთეკის მიმაგრებისთვის, შეასრულეთ შემდეგი ბრძანება.
vmap $ALSDIR\lib\vtl\95\mti\ - სტრუქტურული ქსელის სიის კომპილაცია. თქვენი VHDL დიზაინისა და ტესტის სტენდის კომპილაცია. fileს. შემდეგი ბრძანებები გვიჩვენებს, თუ როგორ უნდა შევადგინოთ VHDL დიზაინი და ტესტის მაგიდა files:
vcom -just e -93 .vhd
vcom - უბრალოდ -93 .vhd
Vcom .vhd
შენიშვნა: პირველ რიგში, აპლიკაცია ახდენს ერთეულების კომპილაციას. შემდეგ, ის ახდენს არქიტექტურების კომპილაციას, როგორც ეს საჭიროა ზოგიერთი ინსტრუმენტის მიერ დაწერილი VHDL netlists-ისთვის. - გაუშვით სტრუქტურული სიმულაცია. თქვენი დიზაინის სიმულირებისთვის აკრიფეთ: vsim
მაგample: vsim test_adder_structure
ტესტ-სტენდში test_adder_structure-ის სახელით განსაზღვრული ერთეული-არქიტექტურის წყვილი სიმულირებული იქნება.
თუ თქვენი დიზაინი შეიცავს PLL ბირთვს, გამოიყენეთ 1ps გარჩევადობა: vsim -t ps
მაგample: vsim -t ps test_adder_structure
დროის სიმულაცია
დროის სიმულაციის შესასრულებლად:
- თუ ეს არ გაგიკეთებიათ, დაამატეთ ანოტაციები თქვენს დიზაინზე და შექმენით თქვენი სატესტო მაგიდა.
- თქვენი V-System-ის ან ModelSim სიმულატორის გამოყენებით დროის სიმულაციის შესასრულებლად, შეადგინეთ თქვენი VHDL დიზაინი და ტესტის მაგიდა. files, თუ ისინი უკვე არ არის შედგენილი სტრუქტურული სიმულაციისთვის და გაუშვით სიმულაცია. შემდეგი ბრძანებები გვიჩვენებს, თუ როგორ უნდა შევადგინოთ VHDL დიზაინი და ტესტის მაგიდა files:
vcom -just e -93 .vhd
vcom - უბრალოდ -93 .vhd
Vcom .vhd
შენიშვნა: წინა ნაბიჯების შესრულება ჯერ ერთეულებს ადგენს და შემდეგ არქიტექტურებს, როგორც ეს საჭიროა ზოგიერთი ხელსაწყოს მიერ დაწერილი VHDL ქსელებისთვის. - გაუშვით უკუანოტაციის სიმულაცია SDF-ში არსებული დროის ინფორმაციის გამოყენებით file. ტიპი: vsim -sdf[max|typ|min] / = .sdf -c
The ოფცია განსაზღვრავს რეგიონს (ან გზას) დიზაინის ნიმუშისკენ, სადაც იწყება უკანა ანოტაცია. თქვენ შეგიძლიათ გამოიყენოთ იგი კონკრეტული FPGA ინსტანციის მითითებისთვის უფრო დიდი სისტემის დიზაინში ან ტესტის მაგიდაზე, რომლის ანოტაციაც გსურთ. მაგample: vsim – sdfmax /uut=adder.sdf -c test_adder_structural
ამ ყოფილშიampანუ, ერთეულის დამამთვლელი დაყენებულია, როგორც მაგალითი „uut“ ტესტის მაგიდაზე. ერთეული-არქიტექტურის წყვილი, რომელიც მითითებულია კონფიგურაციით, სახელწოდებით „test_adder_structural“ ტესტის მაგიდაზე, სიმულირებული იქნება SDF-ში მითითებული მაქსიმალური შეფერხებების გამოყენებით. file.
თუ თქვენი დიზაინი შეიცავს PLL ბირთვს, გამოიყენეთ 1ps გარჩევადობა: vsim -t ps -sdf[max|typ|min] / = .sdf -c
მაგample: vsim -t ps -sdfmax /uut=adder.sdf -c test_adder_structural
A - პროდუქტის მხარდაჭერა
Microsemi SoC Products Group მხარს უჭერს თავის პროდუქტებს სხვადასხვა დამხმარე სერვისებით, მათ შორის მომხმარებელთა სერვისით, მომხმარებელთა ტექნიკური დახმარების ცენტრით, webსაიტი, ელექტრონული ფოსტა და გაყიდვების ოფისები მთელს მსოფლიოში.
ეს დანართი შეიცავს ინფორმაციას Microsemi SoC Products Group-თან დაკავშირების და ამ მხარდაჭერის სერვისების გამოყენების შესახებ.
მომხმარებელთა მომსახურება
დაუკავშირდით მომხმარებელთა მომსახურებას პროდუქტის არატექნიკური მხარდაჭერისთვის, როგორიცაა პროდუქტის ფასები, პროდუქტის განახლება, განახლებული ინფორმაცია, შეკვეთის სტატუსი და ავტორიზაცია.
ჩრდილოეთ ამერიკიდან დარეკეთ 800.262.1060
დანარჩენი მსოფლიოდან დარეკეთ 650.318.4460
ფაქსი, მსოფლიოს ნებისმიერი ადგილიდან, 408.643.6913
მომხმარებელთა ტექნიკური დახმარების ცენტრი
Microsemi SoC Products Group-ის მომხმარებელთა ტექნიკური მხარდაჭერის ცენტრი დაკომპლექტებულია მაღალკვალიფიციური ინჟინრებით, რომლებიც დაგეხმარებიან უპასუხონ თქვენს შეკითხვებს აპარატურულ, პროგრამულ და დიზაინთან დაკავშირებით Microsemi SoC პროდუქტებთან დაკავშირებით. მომხმარებელთა ტექნიკური მხარდაჭერის ცენტრი დიდ დროს უთმობს აპლიკაციის შენიშვნების, დიზაინის ციკლის ხშირად დასმულ კითხვებზე პასუხების, ცნობილი პრობლემების დოკუმენტაციისა და სხვადასხვა ხშირად დასმული კითხვების შექმნას. ამიტომ, სანამ დაგვიკავშირდებით, გთხოვთ, ეწვიოთ ჩვენს ონლაინ რესურსებს. დიდი ალბათობით, ჩვენ უკვე ვუპასუხეთ თქვენს კითხვებს.
ტექნიკური მხარდაჭერა
ეწვიეთ მომხმარებელთა მხარდაჭერას webსაიტი (www.microsemi.com/soc/support/search/default.aspx) დამატებითი ინფორმაციისთვის და მხარდაჭერისთვის. ბევრი პასუხი ხელმისაწვდომია საძიებო სისტემაში web რესურსი მოიცავს დიაგრამებს, ილუსტრაციებს და ბმულებს სხვა რესურსებთან webსაიტი.
Webსაიტი
შეგიძლიათ დაათვალიეროთ სხვადასხვა ტექნიკური და არატექნიკური ინფორმაცია SoC-ის მთავარ გვერდზე, მისამართზე www.microsemi.com/soc.
დაუკავშირდით მომხმარებელთა ტექნიკური დახმარების ცენტრს
მაღალკვალიფიციური ინჟინრები აკომპლექტებენ ტექნიკური დახმარების ცენტრს. ტექნიკური დახმარების ცენტრს შეგიძლიათ დაუკავშირდეთ ელექტრონული ფოსტით ან Microsemi SoC პროდუქტების ჯგუფის მეშვეობით webსაიტი.
ელფოსტა
თქვენ შეგიძლიათ დაუკავშირდეთ თქვენს ტექნიკურ კითხვებს ჩვენს ელ. ფოსტის მისამართზე და მიიღოთ პასუხები ელექტრონული ფოსტით, ფაქსით ან ტელეფონით. ასევე, თუ თქვენ გაქვთ დიზაინის პრობლემები, შეგიძლიათ თქვენი დიზაინის ელექტრონული ფოსტით fileდახმარების მისაღებად.
ჩვენ მუდმივად ვაკვირდებით ელექტრონული ფოსტის ანგარიშს მთელი დღის განმავლობაში. თქვენი მოთხოვნის ჩვენთან გაგზავნისას, გთხოვთ, აუცილებლად მიუთითოთ თქვენი სრული სახელი, კომპანიის სახელი და თქვენი საკონტაქტო ინფორმაცია თქვენი მოთხოვნის ეფექტური დამუშავებისთვის.
ტექნიკური მხარდაჭერის ელექტრონული ფოსტის მისამართი არის soc_tech@microsemi.com.
ჩემი საქმეები
Microsemi SoC Products Group-ის მომხმარებლებს შეუძლიათ წარადგინონ და თვალყური ადევნონ ტექნიკურ შემთხვევებს ონლაინ My Cases-ზე გადასვლით.
აშშ-ს გარეთ
კლიენტებს, რომლებსაც დახმარება ესაჭიროებათ აშშ-ის დროის ზონების გარეთ, შეუძლიათ დაუკავშირდნენ ტექნიკურ მხარდაჭერას ელექტრონული ფოსტით (soc_tech@microsemi.com) ან დაუკავშირდით ადგილობრივ გაყიდვების ოფისს. გაყიდვების ოფისების ჩამონათვალი შეგიძლიათ იხილოთ აქ www.microsemi.com/soc/company/contact/default.aspx.
ITAR ტექნიკური მხარდაჭერა
ტექნიკური მხარდაჭერისთვის RH და RT FPGA-ებზე, რომლებიც რეგულირდება იარაღის საერთაშორისო მოძრაობის წესებით (ITAR), დაგვიკავშირდით soc_tech_itar@microsemi.com. ალტერნატიულად, ჩემს საქმეებში აირჩიეთ დიახ ITAR-ის ჩამოსაშლელ სიაში. ITAR-ით რეგულირებული Microsemi FPGA-ების სრული სიისთვის ეწვიეთ ITAR-ს web გვერდი.
Microsemi კორპორატიული სათაო ოფისი
One Enterprise, Aliso Viejo CA 92656 აშშ
აშშ-ში: +1 949-380-6100
გაყიდვები: +1 949-380-6136
ფაქსი: +1 949-215-4996
Microsemi Corporation (NASDAQ: MSCC) გთავაზობთ ნახევარგამტარული გადაწყვეტილებების ყოვლისმომცველ პორტფელს: აერონავტიკისთვის, თავდაცვისა და უსაფრთხოებისთვის; საწარმო და კომუნიკაციები; და სამრეწველო და ალტერნატიული ენერგიის ბაზრები. პროდუქტებში შედის მაღალი ხარისხის, მაღალი საიმედოობის ანალოგური და RF მოწყობილობები, შერეული სიგნალი და RF ინტეგრირებული სქემები, კონფიგურირებადი SoC, FPGA და სრული ქვესისტემები. Microsemi-ის სათაო ოფისი მდებარეობს ალისო ვიეხოში, კალიფორნია. შეიტყვეთ მეტი აქ www.microsemi.com.
© 2012 Microsemi Corporation. Ყველა უფლება დაცულია. Microsemi და Microsemi ლოგო არის Microsemi Corporation-ის სავაჭრო ნიშნები. ყველა სხვა სავაჭრო ნიშანი და მომსახურების ნიშანი მათი შესაბამისი მფლობელების საკუთრებაა.
5-57-9006-12/11.12
დოკუმენტები / რესურსები
 |
მიკროჩიპის VHDL VITAL SoC Design Suite ვერსიები [pdf] მომხმარებლის სახელმძღვანელო ვერსიები 2024.2-დან 12.0-მდე, VHDL VITAL SoC Design Suite ვერსიები, VHDL VITAL, SoC Design Suite ვერსიები, Suite ვერსიები, ვერსიები |