intel 4G Turbo-V FPGA IP
4G Turbo-V Intel® FPGA IP-ის შესახებ
წინა შეცდომის კორექტირების (FEC) არხის კოდები ჩვეულებრივ აუმჯობესებენ უკაბელო საკომუნიკაციო სისტემების ენერგოეფექტურობას. ტურბო კოდები შესაფერისია 3G და 4G მობილური კომუნიკაციებისთვის (მაგ., UMTS და LTE-ში) და სატელიტური კომუნიკაციებისთვის. თქვენ შეგიძლიათ გამოიყენოთ Turbo კოდები სხვა აპლიკაციებში, რომლებიც საჭიროებენ ინფორმაციის სანდო გადაცემას გამტარუნარიანობის ან შეყოვნებით შეზღუდულ საკომუნიკაციო ბმულებზე, მონაცემთა დამაზიანებელი ხმაურის არსებობისას. 4G Turbo-V Intel® FPGA IP მოიცავს ქვემოთ და ზევით ბმულის ამაჩქარებელს vRAN-ისთვის და მოიცავს Turbo Intel FPGA IP-ს. დაღმავალი ბმულის ამაჩქარებელი ამატებს ზედმეტობას მონაცემებს პარიტეტული ინფორმაციის სახით. ზედმიწევნითი ბმულის ამაჩქარებელი იყენებს ზედმეტობას არხის გონივრული რაოდენობის შეცდომის გამოსასწორებლად.
დაკავშირებული ინფორმაცია
- Turbo Intel FPGA IP მომხმარებლის სახელმძღვანელო
- 3GPP TS 36.212 ვერსია 15.2.1 გამოშვება 15
4G Turbo-V Intel FPGA IP მახასიათებლები
ჩაშვების ამაჩქარებელი მოიცავს:
- კოდის ბლოკის ციკლური ჭარბი კოდის (CRC) დანართი
- ტურბო ენკოდერი
- ტურბო სიჩქარის შესატყვისი:
- ქვებლოკის ინტერლევერი
- ბიტ კოლექციონერი
- ბიტის ამომრჩევი
- ცოტა პუნერი
აღმავალი ამაჩქარებელი მოიცავს:
- ქვებლოკის დეინტერლევერი
- ტურბო დეკოდერი CRC შემოწმებით
ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
4G Turbo-V Intel FPGA IP მოწყობილობის ოჯახის მხარდაჭერა
Intel გთავაზობთ მოწყობილობის მხარდაჭერის შემდეგ დონეებს Intel FPGA IP-სთვის:
- წინასწარი მხარდაჭერა — IP ხელმისაწვდომია სიმულაციისთვის და კომპილაციისთვის ამ მოწყობილობების ოჯახისთვის. FPGA პროგრამირება file (.pof) მხარდაჭერა მიუწვდომელია Quartus Prime Pro Stratix 10 Edition Beta პროგრამული უზრუნველყოფისთვის და, შესაბამისად, IP დროის დახურვის გარანტია შეუძლებელია. დროის მოდელები მოიცავს შეფერხებების საწყის საინჟინრო შეფასებებს, რომელიც ეფუძნება ადრე განლაგების შემდგომ ინფორმაციას. დროის მოდელები ექვემდებარება ცვლილებას, რადგან სილიკონის ტესტირება აუმჯობესებს კორელაციას რეალურ სილიკონსა და დროის მოდელებს შორის. თქვენ შეგიძლიათ გამოიყენოთ ეს IP ბირთვი სისტემის არქიტექტურისა და რესურსების გამოყენების კვლევებისთვის, სიმულაციისთვის, პინინგისთვის, სისტემის შეყოვნების შეფასებისთვის, დროის ძირითადი შეფასებებისთვის (მილსადენის ბიუჯეტირება) და I/O გადაცემის სტრატეგიისთვის (მონაცემთა ბილიკის სიგანე, ადიდებული სიღრმე, I/O სტანდარტების ურთიერთშეთანხმება. ).
- წინასწარი მხარდაჭერა — Intel ამოწმებს IP ბირთვს ამ მოწყობილობების ოჯახის წინასწარი დროის მოდელებით. IP ბირთვი აკმაყოფილებს ყველა ფუნქციურ მოთხოვნას, მაგრამ შესაძლოა ჯერ კიდევ გადის დროის ანალიზი მოწყობილობის ოჯახისთვის. თქვენ შეგიძლიათ გამოიყენოთ იგი წარმოების დიზაინში სიფრთხილით.
- საბოლოო მხარდაჭერა — Intel ამოწმებს IP-ს ბოლო დროის მოდელებით ამ მოწყობილობების ოჯახისთვის. IP აკმაყოფილებს ყველა ფუნქციურ და დროის მოთხოვნას მოწყობილობების ოჯახისთვის. თქვენ შეგიძლიათ გამოიყენოთ იგი წარმოების დიზაინში.
4G Turbo-V IP მოწყობილობის ოჯახის მხარდაჭერა
| მოწყობილობის ოჯახი | მხარდაჭერა |
| Intel Agilex™ | წინასწარ |
| Intel Arria® 10 | საბოლოო |
| Intel Stratix® 10 | წინასწარ |
| სხვა მოწყობილობების ოჯახები | არანაირი მხარდაჭერა |
გამოშვების ინფორმაცია 4G Turbo-V Intel FPGA IP-სთვის
Intel FPGA IP ვერსიები ემთხვევა Intel Quartus® Prime Design Suite პროგრამული უზრუნველყოფის ვერსიებს v19.1-მდე. Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის 19.2 ვერსიიდან დაწყებული, Intel FPGA IP-ს აქვს ვერსიების ახალი სქემა. Intel FPGA IP ვერსიის (XYZ) ნომერი შეიძლება შეიცვალოს Intel Quartus Prime პროგრამული უზრუნველყოფის თითოეული ვერსიით. ცვლილება:
- X მიუთითებს IP-ის მთავარ გადახედვაზე. თუ განაახლებთ Intel Quartus Prime პროგრამულ უზრუნველყოფას, უნდა განაახლოთ IP.
- Y მიუთითებს, რომ IP შეიცავს ახალ ფუნქციებს. განაახლეთ თქვენი IP ამ ახალი ფუნქციების ჩასართავად.
- Z მიუთითებს, რომ IP შეიცავს მცირე ცვლილებებს. განაახლეთ თქვენი IP, რომ შეიტანოთ ეს ცვლილებები.
4G Turbo-V IP გამოშვების ინფორმაცია
| ელემენტი | აღწერა |
| ვერსია | 1.0.0 |
| გამოშვების თარიღი | 2020 წლის აპრილი |
4G Turbo-V შესრულება და რესურსების გამოყენება
Intel-მა შექმნა რესურსების გამოყენება და შესრულება დიზაინების შედგენით Intel Quartus Prime პროგრამული უზრუნველყოფის v19.1-ით. გამოიყენეთ ეს მიახლოებითი შედეგები მხოლოდ FPGA რესურსების (მაგ. ადაპტური ლოგიკური მოდულები (ALM)) ადრეული შეფასებისთვის, რომელსაც პროექტი მოითხოვს. სამიზნე სიხშირეა 300 MHz.
Downlink Accelerator რესურსის გამოყენება და მაქსიმალური სიხშირე Intel Arria 10 მოწყობილობებისთვის
| მოდული | fმაქს (MHz) | მოწყდა | ALUTs | რეგისტრირებს | მეხსიერება (ბიტი) | ოპერატიული მეხსიერების ბლოკები (M20K) | DSP ბლოკები |
| ჩაშვების ამაჩქარებელი | 325.63 | 9,373 | 13,485 | 14,095 | 297,472 | 68 | 8 |
| CRC დანართი | 325.63 | 39 | 68 | 114 | 0 | 0 | 0 |
| ტურბო ენკოდერი | 325.63 | 1,664 | 2,282 | 1154 | 16,384 | 16 | 0 |
| შეფასების შესატყვისი | 325.63 | 7,389 | 10,747 | 12,289 | 274,432 | 47 | 8 |
| ქვებლოკის ინტერლევერი | 325.63 | 2,779 | 3,753 | 5,559 | 52,416 | 27 | 0 |
| ბიტ კოლექციონერი | 325.63 | 825 | 1,393 | 2,611 | 118,464 | 13 | 4 |
| ბიტის ამომრჩევი და სასხლეტი | 325.63 | 3,784 | 5,601 | 4,119 | 103,552 | 7 | 4 |
Uplink Accelerator რესურსის გამოყენება და მაქსიმალური სიხშირე Intel Arria 10 მოწყობილობებისთვის
| მოდული | fმაქს (MHz) | მოწყდა | რეგისტრირებს | მეხსიერება (ბიტი) | ოპერატიული მეხსიერების ბლოკები (M20K) | DSP ბლოკები |
| Uplink ამაჩქარებელი | 314.76 | 29480 | 30,280 | 868,608 | 71 | 0 |
| ქვებლოკის დეინტერლევერი | 314.76 | 253 | 830 | 402,304 | 27 | 0 |
| ტურბო დეკოდერი | 314.76 | 29,044 | 29,242 | 466,304 | 44 | 0 |
დიზაინი 4G Turbo-V Intel FPGA IP-ით
4G Turbo-V IP დირექტორიის სტრუქტურა
თქვენ უნდა დააინსტალიროთ IP ხელით IP ინსტალერიდან.
ინსტალაციის დირექტორიის სტრუქტურა
4G Turbo-V IP-ის გენერირება
თქვენ შეგიძლიათ გენერირება downlink ან uplink ამაჩქარებელი. uplink ამაჩქარებლისთვის შეცვალეთ dl ul-ით დირექტორიაში ან file სახელები.
- გახსენით Intel Quartus Prime Pro პროგრამული უზრუნველყოფა.
- აირჩიეთ File ➤ ახალი პროექტის ოსტატი.
- დააწკაპუნეთ შემდეგი.
- შეიყვანეთ პროექტის სახელი dl_fec_wrapper_top და შეიყვანეთ პროექტის ადგილმდებარეობა.
- აირჩიეთ Arria 10 მოწყობილობა.
- დააწკაპუნეთ Finish.
- გახსენით dl_fec_wrapper_top.qpf file ხელმისაწვდომია პროექტის დირექტორიაში ჩნდება პროექტის ოსტატი.
- პლატფორმის დიზაინერის ჩანართზე:
- შექმენით dl_fec_wrapper_top.ip file ტექნიკის გამოყენებით tcl file.
- დააწკაპუნეთ Generate HDL-ის შესაქმნელად დიზაინის შესაქმნელად files.
- გენერირების ჩანართზე დააწკაპუნეთ სატესტო სკამების სისტემის გენერირებაზე.
- დააწკაპუნეთ ყველას დამატება სინთეზის დასამატებლად fileპროექტს. The files არის src\ip\dl_fec_wrapper_top\dl_fec_wrapper_10\synth-ში.
- დააყენეთ dl_fec_wrapper_top.v file როგორც უმაღლესი დონის სუბიექტი.
- დააწკაპუნეთ შედგენის დაწყებაზე ამ პროექტის შედგენისთვის.
4G Turbo-V IP-ის სიმულაცია
ეს ამოცანა კეთდება ქვემოთ ბმულის ამაჩქარებლის სიმულაციისთვის. uplink ამაჩქარებლის სიმულაციისთვის შეცვალეთ dl ul-ით თითოეულ დირექტორიაში ან file სახელი.
- გახსენით ModelSim 10.6d FPGA Edition სიმულატორი.
- შეცვალეთ დირექტორია src\ip\dl_fec_wrapper_top_tb \dl_fec_wrapper_top_tb\sim\mentor
- შეცვალეთ QUARTUS_INSTALL_DIR თქვენს Intel Quartus Prime დირექტორიაში msim_setup.tcl-ში file, რომელიც არის \sim\mentor დირექტორიაში
- ჩაწერეთ ბრძანება do load_sim.tcl ბრძანება ტრანსკრიპტის ფანჯარაში. ეს ბრძანება ქმნის ბიბლიოთეკას files და ადგენს და სიმულაციას უკეთებს წყაროს files-ში msim_setup.tcl file. ტესტის ვექტორები შედის filename_update.sv \sim დირექტორიაში.
The fileსახელის განახლება File სტრუქტურა
- შესაბამისი ტესტის ვექტორი files არის sim\mentor\test_vectors-ში
- Log.txt შეიცავს ყველა ტესტის პაკეტის შედეგს.
- დაშვების ამაჩქარებლისთვის, encoder_pass_file.txt შეიცავს სატესტო პაკეტების ყველა ინდექსის და encoder_ის საპასუხო ანგარიშსfile_error.txt შეიცავს სატესტო პაკეტების ყველა ინდექსის წარუმატებლობის ანგარიშს.
- აღმავალი ამაჩქარებლისთვის, Error_file.txt შეიცავს სატესტო პაკეტის ყველა ინდექსის წარუმატებლობის ანგარიშს.
4G Turbo-V Intel FPGA IP ფუნქციური აღწერა
4G Turbo-V Intel FPGA IP მოიცავს დაშვების ამაჩქარებელს და ზედა ბმულის ამაჩქარებელს.
- 4G Turbo-V არქიტექტურა მე-9 გვერდზე
- 4G Turbo-V სიგნალები და ინტერფეისები მე-11 გვერდზე
- 4G Turbo-V დროის დიაგრამები მე-15 გვერდზე
- 4G Turbo-V შეყოვნება და გამტარუნარიანობა მე-18 გვერდზე
4G Turbo-V არქიტექტურა
4G Turbo-V Intel FPGA IP მოიცავს დაშვების ამაჩქარებელს და ზედა ბმულის ამაჩქარებელს.
4G Downlink ამაჩქარებელი
4G Turbo downlink ამაჩქარებელი შედგება კოდის ბლოკის CRC მიმაგრებული ბლოკისგან და Turbo Encoder (Intel Turbo FPGA IP) და სიჩქარის შესატყვისისაგან. შეყვანის მონაცემები არის 8 ბიტიანი, ხოლო გამომავალი მონაცემები 24 ბიტიანი. სიჩქარის შესატყვისი შედგება სამი ქვებლოკის ინტერლივერისგან, ბიტის ამომრჩეველი და ბიტის შემგროვებელი.
4G downlink ამაჩქარებელი ახორციელებს კოდის ბლოკის CRC მიმაგრებას 8-ბიტიანი პარალელური CRC გამოთვლის ალგორითმით. CRC დანართის ბლოკში შეყვანა არის 8 ბიტიანი. ნორმალურ რეჟიმში, CRC ბლოკში შეყვანის რაოდენობაა k-24, სადაც k არის ბლოკის ზომა ზომის ინდექსის მიხედვით. დამატებითი CRC 24 ბიტიანი თანმიმდევრობა მიმაგრებულია მონაცემთა შემომავალი კოდის ბლოკზე CRC მიმაგრების ბლოკში და შემდეგ გადადის Turbo Encoder-ზე. CRC შემოვლითი რეჟიმში, შეყვანის რაოდენობა არის k ზომა 8 ბიტიანი სიგანით, გადაცემულია Turbo Encoder ბლოკზე.
Turbo შიფრატორი იყენებს პარალელურად შეერთებულ კონვოლუციურ კოდს. კონვოლუციური ენკოდერი დაშიფვრავს ინფორმაციის თანმიმდევრობას, ხოლო სხვა კონვოლუციური შიფრატორი შიფრავს ინფორმაციის თანმიმდევრობის გადანაწილებულ ვერსიას. Turbo Encoder-ს აქვს ორი 8-მდგომარეობის შემადგენელი კონვოლუციური ენკოდერი და ერთი Turbo კოდის შიდა გადამრთველი. Turbo Encoder-ის შესახებ დამატებითი ინფორმაციისთვის იხილეთ Turbo IP Core მომხმარებლის სახელმძღვანელო. სიჩქარის შესატყვისი ემთხვევა სატრანსპორტო ბლოკში ბიტების რაოდენობას იმ ბიტების რაოდენობას, რომელსაც IP გადასცემს ამ განაწილებაში. სიჩქარის შესატყვისის შეყვანა და გამომავალი არის 24 ბიტი. IP განსაზღვრავს ტურბო კოდირებული სატრანსპორტო არხების შესაბამისობას თითოეული კოდის ბლოკისთვის. სიჩქარის შესატყვისი მოიცავს: ქვებლოკის ინტერლეივერს, ბიტების კოლექტორს და ბიტების ამომრჩეველს. დაღმავალი ბმულის ამაჩქარებელი აყალიბებს ქვებლოკს, რომელიც გადახლართულია თითოეული გამომავალი ნაკადისთვის Turbo კოდირებიდან. ნაკადები მოიცავს შეტყობინების ბიტის ნაკადს, 1-ლი პარიტეტული ბიტის ნაკადს და მე-2 პარიტეტული ბიტის ნაკადს. შემავალი ქვებლოკის შეყვანა და გამომავალი არის 24 ბიტიანი. ბიტების შემგროვებელი აერთიანებს ნაკადებს, რომლებიც მოდის ქვებლოკის ინტერლეივერიდან. ეს ბლოკი შეიცავს ბუფერებს, რომლებიც ინახავს:
- შეტყობინებები და შემავსებელი ჩართულია ბიტები ქვებლოკიდან.
- ქვებლოკში გადაბმული პარიტეტის ბიტები და მათი შესაბამისი შემავსებლის ბიტები.
ბიტის კოლექტორი
4G არხის გადაცემის ამაჩქარებელი
4G Turbo uplink ამაჩქარებელი შედგება ქვებლოკის დეინტერლევერისა და ტურბო დეკოდერისგან (Intel Turbo FPGA IP).
დეინტერლევერი შედგება სამი ბლოკისგან, რომლებშიც პირველი ორი ბლოკი სიმეტრიულია, ხოლო მესამე ბლოკი განსხვავებულია.
მზად სიგნალის შეყოვნება არის 0.
დეინტერლევერი
თუ თქვენ ჩართავთ შემოვლითი რეჟიმს ქვებლოკის გადამრთველისთვის, IP კითხულობს მონაცემებს მეხსიერების ბლოკებში მონაცემებს თანმიმდევრულ ადგილებში. IP კითხულობს მონაცემებს, როგორც და როდის წერს მონაცემებს ყოველგვარი გადარევის გარეშე. ქვებლოკის დეინტერლევერში შეყვანილი მონაცემების რაოდენობაა K_π შემოვლითი რეჟიმში და გამომავალი მონაცემების სიგრძეა k ზომა (k არის კოდის ბლოკის ზომა cb_size_index მნიშვნელობის მიხედვით). ქვებლოკის დეინტერლევერის გამომავალი მონაცემების შეყოვნება დამოკიდებულია შეყვანის ბლოკის ზომაზე K_π. IP კითხულობს მონაცემებს მხოლოდ მას შემდეგ, რაც დაწერთ K_π კოდის ბლოკის ზომას შეყვანის მონაცემების. აქედან გამომდინარე, გამომავალი შეყოვნება ასევე მოიცავს ჩაწერის დროს. შეყოვნება ქვებლოკის ინტერლევერის გამომავალ მონაცემებში არის K_π+17. Turbo დეკოდერი ითვლის ყველაზე სავარაუდო გადაცემულ თანმიმდევრობას, ს-ის საფუძველზეampრასაც ის იღებს. დეტალური ახსნისთვის იხილეთ Turbo Core IP მომხმარებლის სახელმძღვანელო. შეცდომის გამოსწორების კოდების დეკოდირება არის სხვადასხვა კონვოლუციური კოდების ალბათობების შედარება. Turbo დეკოდერი შედგება ორი ერთჯერადი soft-in soft-out (SISO) დეკოდერისგან, რომლებიც მუშაობენ განმეორებით. პირველის (ზედა დეკოდერის) გამომავალი მიედინება მეორეში, რათა შეიქმნას Turbo დეკოდირების გამეორება. Interleaver და Deinterleaver ბლოკავს ხელახალი შეკვეთის მონაცემებს ამ პროცესში.
დაკავშირებული ინფორმაცია
Turbo IP Core მომხმარებლის სახელმძღვანელო
4G Turbo-V სიგნალები და ინტერფეისები
ჩაშვების ამაჩქარებელი
დაშვების ამაჩქარებლის სიგნალები
| სიგნალის სახელი | მიმართულება | ბიტის სიგანე | აღწერა |
| clk | შეყვანა | 1 | 300 MHz საათის შეყვანა. ყველა Turbo-V IP ინტერფეისის სიგნალი სინქრონულია ამ საათთან. |
| reset_n | შეყვანა | 1 | აღადგენს მთელი IP-ის შიდა ლოგიკას. |
| ჩაძირვა_მართებულია | შეყვანა | 1 | დამტკიცებულია, როდესაც მონაცემები sink_data-ზე მოქმედებს. როდესაც sink_valid არ არის დადასტურებული, IP წყვეტს დამუშავებას, სანამ sink_valid ხელახლა არ დადასტურდება. |
| ნიჟარის_მონაცემები | შეყვანა | 8 | როგორც წესი, ატარებს გადაცემული ინფორმაციის უმეტეს ნაწილს. |
| ნიჟარა_სოპი | შეყვანა | 1 | მიუთითებს შემომავალი პაკეტის დაწყებას |
| sink_eop | შეყვანა | 1 | მიუთითებს შემომავალი პაკეტის დასასრულს |
| ჩაძირვა_მზადაა | გამომავალი | 1 | მიუთითებს, როდის შეუძლია IP-ს მონაცემების მიღება |
| ჩაძირვა_შეცდომა | შეყვანა | 2 | ორბიტიანი ნიღაბი, რომელიც მიუთითებს შეცდომებზე, რომლებიც გავლენას ახდენს მიმდინარე ციკლში გადაცემულ მონაცემებზე. |
| Crc_enable | შეყვანა | 1 | ჩართავს CRC ბლოკს |
| Cb_size_index | შეყვანა | 8 | კოდის შეყვანის ბლოკის ზომა K |
| sink_rm_out_size | შეყვანა | 20 | შეფასების შესატყვისი გამომავალი ბლოკის ზომა, რომელიც შეესაბამება E. |
| ნიჟარის_კოდის_ბლოკები | შეყვანა | 15 | რბილი ბუფერის ზომა მიმდინარე კოდის ბლოკისთვის Ncb |
| sink_rv_idx | შეყვანა | 2 | ჭარბი ვერსიის ინდექსი (0,1,2 ან 3) |
| sink_rm_bypass | შეყვანა | 1 | რთავს შემოვლითი რეჟიმს სიჩქარის შესატყვისში |
| ნიჟარის_შემავსებელი_ბიტები | შეყვანა | 6 | შემავსებლის ბიტების რაოდენობა, რომელსაც IP ათავსებს გადამცემში, როდესაც IP ასრულებს კოდის ბლოკის სეგმენტაციას. |
| წყარო_ვალიდი | გამომავალი | 1 | ამტკიცებს IP-ს მიერ, როდესაც არის სწორი მონაცემები გამოსასვლელად. |
| განაგრძო… | |||
| სიგნალის სახელი | მიმართულება | ბიტის სიგანე | აღწერა |
| წყარო_მონაცემები | გამომავალი | 24 | ატარებს გადაცემული ინფორმაციის ძირითად ნაწილს. ეს ინფორმაცია ხელმისაწვდომია იქ, სადაც დადასტურებულია ვალიდური. |
| წყარო_სოპ | გამომავალი | 1 | მიუთითებს პაკეტის დასაწყისს. |
| source_eop | გამომავალი | 1 | მიუთითებს პაკეტის დასასრულს. |
| წყარო_მზადაა | შეყვანა | 1 | მონაცემთა მიღება მოქმედებს იქ, სადაც მზა სიგნალია დადასტურებული. |
| წყარო_შეცდომა | გამომავალი | 2 | შეცდომის სიგნალი გავრცელდა Turbo Encoder-იდან, რომელიც მიუთითებს Avalon-ST პროტოკოლის დარღვევებზე წყაროს მხარეს
• 00: შეცდომა არ არის • 01: აკლია პაკეტის დაწყება • 10: აკლია პაკეტის ბოლო • 11: პაკეტის მოულოდნელი დასასრული სხვა ტიპის შეცდომები შეიძლება ასევე იყოს მონიშნული როგორც 11. |
| Source_blk_size | გამომავალი | 13 | გამომავალი კოდის ბლოკის ზომა K |
Uplink Accelerator ინტერფეისები
Uplink ამაჩქარებლის სიგნალები
| სიგნალი | მიმართულება | ბიტის სიგანე | აღწერა |
| clk | შეყვანა | 1 | 300 MHz საათის შეყვანა. ყველა Turbo-V IP ინტერფეისის სიგნალი სინქრონულია ამ საათთან. |
| reset_n | შეყვანა | 1 | შეყვანის საათის სიგნალის გადატვირთვა |
| ჩაძირვა_მართებულია | შეყვანა | 1 | Avalon სტრიმინგის შეყვანა მოქმედებს |
| ნიჟარის_მონაცემები | შეყვანა | 24 | Avalon ნაკადი შეყვანის მონაცემები |
| ნიჟარა_სოპი | შეყვანა | 1 | ავალონის ნაკადის შეყვანის დაწყება პაკეტი |
| sink_eop | შეყვანა | 1 | ავალონის ნაკადის შეყვანის პაკეტის ბოლოს |
| განაგრძო… | |||
| სიგნალი | მიმართულება | ბიტის სიგანე | აღწერა |
| ჩაძირვა_მზადაა | შეყვანა | 1 | Avalon ნაკადის შეყვანა მზად არის |
| conf_valid | შეყვანა | 1 | შეყვანის კონფიგურაციის არხი მოქმედებს |
| cb_size_index | შეყვანა | 8 | ბლოკის ზომის გამეორების ინდექსი |
| max_გამეორება | შეყვანა | 5 | მაქსიმალური გამეორება |
| rm_bypass | შეყვანა | 1 | რთავს შემოვლითი რეჟიმს |
| sel_CRC24A | შეყვანა | 1 | განსაზღვრავს CRC-ის ტიპს, რომელიც გჭირდებათ მიმდინარე მონაცემთა ბლოკისთვის:
• 0: CRC24A • 1: CRC24B |
| conf_ready | შეყვანა | 1 | შეყვანის კონფიგურაციის არხი მზად არის |
| წყარო_ვალიდი | გამომავალი | 1 | ავალონის ნაკადის გამომავალი ძალაშია |
| წყარო_მონაცემები | გამომავალი | 16 | Avalon ნაკადი გამომავალი მონაცემები |
| წყარო_სოპ | გამომავალი | 1 | ავალონის ნაკადის გამომავალი პაკეტის დასაწყისი |
| source_eop | გამომავალი | 1 | ავალონის ნაკადის გამომავალი პაკეტის ბოლოს |
| წყარო_შეცდომა | გამომავალი | 2 | შეცდომის სიგნალი, რომელიც მიუთითებს ავალონის ნაკადის პროტოკოლის დარღვევებზე წყაროს მხარეს:
• 00: შეცდომა არ არის • 01: აკლია პაკეტის დაწყება • 10: აკლია პაკეტის ბოლო • 11: პაკეტის მოულოდნელი დასასრული სხვა ტიპის შეცდომები შეიძლება ასევე იყოს მონიშნული როგორც 11. |
| წყარო_მზადაა | გამომავალი | 1 | Avalon ნაკადის გამომავალი მზად არის |
| CRC_ტიპი | გამომავალი | 1 | მიუთითებს CRC-ის ტიპზე, რომელიც გამოიყენებოდა მიმდინარე მონაცემთა ბლოკისთვის:
• 0: CRC24A • 1: CRC24B |
| source_blk_size | გამომავალი | 13 | განსაზღვრავს გამავალი ბლოკის ზომას |
| CRC_pass | გამომავალი | 1 | მიუთითებს წარმატებული იყო თუ არა CRC:
• 0: მარცხი • 1: საშვი |
| წყარო_იტერი | გამომავალი | 5 | აჩვენებს ნახევარი გამეორებების რაოდენობას, რის შემდეგაც ტურბო დეკოდერი წყვეტს მიმდინარე მონაცემთა ბლოკის დამუშავებას. |
Avalon სტრიმინგის ინტერფეისები DSP Intel FPGA IP-ში
Avalon ნაკადის ინტერფეისები განსაზღვრავს სტანდარტულ, მოქნილ და მოდულურ პროტოკოლს მონაცემთა გადაცემის წყაროდან ინტერფეისიდან ჩაძირვის ინტერფეისში. შეყვანის ინტერფეისი არის Avalon ნაკადის ჩაძირვა, ხოლო გამომავალი ინტერფეისი არის Avalon ნაკადის წყარო. Avalon სტრიმინგის ინტერფეისი მხარს უჭერს პაკეტების გადაცემას მრავალ არხზე გადაბმული პაკეტებით. ავალონის ნაკადის ინტერფეისის სიგნალებს შეუძლიათ აღწერონ ტრადიციული ნაკადის ინტერფეისები, რომლებიც მხარს უჭერენ მონაცემთა ერთ ნაკადს არხების ან პაკეტის საზღვრების ცოდნის გარეშე. ასეთი ინტერფეისები, როგორც წესი, შეიცავს მონაცემებს, მზა და მოქმედ სიგნალებს. ავალონის სტრიმინგის ინტერფეისებს ასევე შეუძლიათ მხარი დაუჭირონ უფრო რთულ პროტოკოლებს ადიდებული და პაკეტების გადაცემისთვის მრავალ არხზე გადაბმული პაკეტებით. ავალონის სტრიმინგის ინტერფეისი თავისებურად ახდენს მრავალარხიანი დიზაინის სინქრონიზებას, რაც საშუალებას გაძლევთ მიაღწიოთ ეფექტურ, დროში გამრავლებულ განხორციელებას რთული კონტროლის ლოგიკის განხორციელების გარეშე. ავალონის სტრიმინგის ინტერფეისები მხარს უჭერენ უკუწნევას, რაც არის ნაკადის კონტროლის მექანიზმი, სადაც ნიჟარას შეუძლია სიგნალი წყაროსთვის შეწყვიტოს მონაცემების გაგზავნა. როგორც წესი, ნიჟარა იყენებს უკუწნევას მონაცემთა ნაკადის შესაჩერებლად, როდესაც მისი FIFO ბუფერები სავსეა ან როდესაც მას აქვს გადატვირთული გამომავალი.
დაკავშირებული ინფორმაცია
Avalon ინტერფეისის სპეციფიკაციები
4G Turbo-V დროის დიაგრამები
დროის დიაგრამა ლოგიკის ჩაწერისთვის Codeblock 40-ით
IP:
- ათავსებს null 20 ბიტს 0-დან 19-მდე სვეტში და წერს მონაცემთა ბიტებს მე-20 სვეტიდან.
- წერს ყველა 44 ბიტს მეხსიერებაში 6 საათის ციკლში.
- წერს ტრილის დასრულების ბიტებს 28-დან 31-მდე სვეტებში.
- ყოველი მწკრივის მისამართის გაზრდით.
- აწარმოებს ჩაწერის ჩართვის სიგნალს ერთდროულად 8 ინდივიდუალური ოპერატიული მეხსიერებისთვის.
IP არ წერს შემავსებლის ბიტებს RAM-ში. ამის ნაცვლად, IP ტოვებს ადგილის დამჭერს ფილტრის ბიტებისთვის RAM-ში და ათავსებს NULL ბიტებს გამოსავალში წაკითხვის პროცესში. პირველი ჩაწერა იწყება მე-20 სვეტიდან.
დროის დიაგრამა წაკითხვის ლოგიკისთვის Codeblock 40-ით
თითოეული წაკითხვისთვის ხედავთ 8 ბიტს ერთ საათის ციკლში, მაგრამ მხოლოდ ორი ბიტია მოქმედი. IP წერს ამ ორ ბიტს shift რეესტრში. როდესაც IP ქმნის 8 ბიტს, ის აგზავნის მათ გამომავალ ინტერფეისში.
დროის დიაგრამა ლოგიკის ჩაწერისთვის Codeblock 6144-ით
შემავსებლის ბიტები არის სვეტი 0-დან 27-მდე და მონაცემთა ბიტები არის 28-ე სვეტიდან. IP:
- წერს ყველა 6,148 ბიტს მეხსიერებაში 769 საათის ციკლში.
- წერს ტრილის დასრულების ბიტებს 28-დან 31-მდე სვეტებში.
- ყოველი მწკრივის მისამართის გაზრდით.
- წარმოქმნის ჩაწერის ჩართვის სიგნალს, რომელიც გენერირებულია 8 ინდივიდუალური ოპერატიული მეხსიერებისთვის ერთდროულად.
IP არ წერს შემავსებლის ბიტებს RAM-ში. ამის ნაცვლად, IP ტოვებს ადგილის დამჭერს ფილტრის ბიტებისთვის RAM-ში და ათავსებს NULL ბიტებს გამოსავალში წაკითხვის პროცესში. პირველი ჩაწერა იწყება 28 სვეტიდან.
დროის დიაგრამა წაკითხვის ლოგიკისთვის Codeblock 6144-ით
წაკითხვის მხარეს, თითოეული წაკითხვა იძლევა 8 ბიტს. 193-ე რიგის კითხვისას IP წაიკითხა 8 ბიტი, მაგრამ მხოლოდ ერთი ბიტია მოქმედი. IP აყალიბებს რვა ბიტს ცვლის რეგისტრებით და აგზავნის მათ შემდეგი სვეტიდან წაკითხვით.
შეყვანის დროის დიაგრამა
გამომავალი დროის დიაგრამა
4G Turbo-V შეყოვნება და გამტარუნარიანობა
შეყოვნება იზომება შეყვანის პირველი პაკეტის SOP-დან გამომავალ SOP-მდე პაკეტის შორის. დამუშავების დრო იზომება შეყვანის პირველი პაკეტის SOP-მდე ბოლო პაკეტის EOP-ის გამოტანამდე.
ჩაშვების ამაჩქარებელი
გამტარუნარიანობა არის სიჩქარე, რომლითაც IP-ს შეუძლია შეყვანის ჩასხმა დაშვების ამაჩქარებელში, როდესაც ის მზად არის.
Downlink Accelerator Latency, დამუშავების დრო და გამტარუნარიანობა
მაქსიმალური K ზომით 6,144 და E ზომით 11,522. დამუშავების დრო გაზომილია 13 კოდის ბლოკისთვის. საათის სიჩქარეა 300 MHz.
| K | E | შეყოვნება | დამუშავების დრო | შეყვანის გამტარუნარიანობა | ||
| (ციკლები) | (ჩვენ) | (ციკლები) | (ჩვენ) | (%) | ||
| 6,144 | 11,552 | 3,550 | 11.8 | 14,439 | 48.13 | 95 |
შეყოვნება და დამუშავების დროის გაანგარიშება
- ფიგურაში ნაჩვენებია შეყოვნების, დამუშავების დროისა და გამტარუნარიანობის გამოთვლის პროცედურა.
K ზომა შეყოვნების წინააღმდეგ
K ზომა შეყოვნების წინააღმდეგ
- k=40-დან 1408 წლამდე
Uplink Accelerator Latency და დამუშავების დრო
- გამეორების მაქსიმალური ნომრით = 6. საათის სიჩქარეა 300 MHz.
K E შეყოვნება დამუშავების დრო (ციკლები) (ჩვენ) (ციკლები) (ჩვენ) 86 40 316 1.05 318 1.06 34,560 720 2,106 7.02 2,150 7.16 34,560 1,408 3,802 12.67 3,889 12.96 34,560 1,824 4,822 16.07 4,935 16.45 28,788 2,816 7,226 24.08 7,401 24.67 23,742 3,520 8,946 29.82 9,165 30.55 34,560 4,032 10,194 33.98 10,445 34.81 26,794 4,608 11,594 38.64 11,881 39.60 6,480 5,504 13,786 45.95 14,129 47.09 12,248 6,144 15,338 51.12 15,721 52.40
Uplink Accelerator Latency და დამუშავების დრო
- გამეორების მაქსიმალური რიცხვით = 8
| K | E | შეყოვნება | დამუშავების დრო | ||
| (ციკლები) | (ჩვენ) | (ციკლები) | (ჩვენ) | ||
| 86 | 40 | 366 | 1.22 | 368 | 1.22 |
| 34,560 | 720 | 2,290 | 7.63 | 2,334 | 7.78 |
| 34,560 | 1,408 | 4,072 | 13.57 | 4,159 | 13.86 |
| 34,560 | 1,824 | 5,144 | 17.14 | 5,257 | 17.52 |
| 28,788 | 2,816 | 7,672 | 25.57 | 7,847 | 26.15 |
| განაგრძო… | |||||
| 23,742 | 3,520 | 9,480 | 31.6 | 9,699 | 32.33 |
| 34,560 | 4,032 | 10,792 | 35.97 | 11,043 | 36.81 |
| 26,794 | 4,608 | 12,264 | 40.88 | 12,551 | 41.83 |
| 6,480 | 5,504 | 14,568 | 48.56 | 14,911 | 49.70 |
| 12,248 | 6,144 | 16,200 | 54 | 16,583 | 55.27 |
K ზომა წინააღმდეგ შეყოვნება
- max_iter=6-ისთვის
სურათი 19. K ზომა vs დამუშავების დრო
- max_iter=6-ისთვის
K ზომა წინააღმდეგ შეყოვნება
- max_iter=8-ისთვის
K ზომა vs დამუშავების დრო
- max_iter=8-ისთვის
დოკუმენტის შესწორების ისტორია 4G Turbo-V Intel FPGA IP მომხმარებლის სახელმძღვანელო
| თარიღი | IP ვერსია | Intel Quartus Prime პროგრამული ვერსია | ცვლილებები |
| 2020.11.18 | 1.0.0 | 20.1 | ცხრილი ამოღებულია 4G Turbo-V შესრულება და რესურსების გამოყენება |
| 2020.06.02 | 1.0.0 | 20.1 | თავდაპირველი გამოშვება. |
ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
დოკუმენტები / რესურსები
 |
intel 4G Turbo-V FPGA IP [pdf] მომხმარებლის სახელმძღვანელო 4G Turbo-V FPGA IP, 4G Turbo-V, FPGA IP |
