ინტელის ლოგოIntel® FPGA P-Tile Avalon ®
სტრიმინგის IP PCI Express*
დიზაინი მაგampმომხმარებლის სახელმძღვანელო
განახლებულია Intel®-ისთვის
Quartus® Prime Design Suite: 21.3
IP ვერსია: 6.0.0
მომხმარებლის სახელმძღვანელო

შინაარსი დამალვა
1 დიზაინი მაგampდა აღწერა
2 სწრაფი დაწყების სახელმძღვანელო
3 P-ფილა Avalon Streaming IP PCI Express დიზაინისთვის
4 დოკუმენტის გადასინჯვის ისტორია Intel P-Tile Avalon-ისთვის
5 დოკუმენტები / რესურსები
5.1 ცნობები
6 დაკავშირებული პოსტები

დიზაინი მაგampდა აღწერა

1.1. ფუნქციონალური აღწერა დაპროგრამებული შეყვანის/გამოსვლის (PIO) დიზაინის მაგample

PIO დიზაინი ყოფილიample ახორციელებს მეხსიერების გადატანას მასპინძელი პროცესორიდან სამიზნე მოწყობილობაზე. ამ ყოფილშიampასევე, მასპინძელი პროცესორი ითხოვს ერთი dword MemRd და emWr
TLP-ები.
PIO დიზაინი ყოფილიample ავტომატურად ქმნის fileაუცილებელია Intel Prime პროგრამული უზრუნველყოფის სიმულაციისა და კომპილაციისთვის. დიზაინი მაგample ფარავს პარამეტრების ფართო სპექტრს. თუმცა, ის არ მოიცავს PCIe-სთვის P-Tile Hard IP-ის ყველა შესაძლო პარამეტრიზაციას.
ეს დიზაინი მაგample მოიცავს შემდეგ კომპონენტებს:

  • გენერირებული P-Tile Avalon Streaming Hard IP საბოლოო წერტილის ვარიანტი (DUT) თქვენ მიერ მითითებული პარამეტრებით. ეს კომპონენტი მართავს TLP მონაცემებს PIO აპლიკაციაში
  • PIO Application (APPS) კომპონენტი, რომელიც ასრულებს აუცილებელ თარგმნას PCI Express TLP-ებსა და მარტივ Avalon-MM-ს შორის, წერს და კითხულობს ონჩიპის მეხსიერებას.
  • ჩიპზე მეხსიერების (MEM) კომპონენტი. 1×16 დიზაინისთვის მაგampჩიპზე განთავსებული მეხსიერება შედგება ერთი 16 KB მეხსიერების ბლოკისგან. 2×8 დიზაინისთვის მაგampჩიპზე განთავსებული მეხსიერება შედგება ორი 16 KB მეხსიერების ბლოკისგან.
  • გადატვირთვის გამოშვების IP: ეს IP ინახავს საკონტროლო წრეს გადატვირთვის რეჟიმში, სანამ მოწყობილობა სრულად არ შევა მომხმარებლის რეჟიმში. FPGA ამტკიცებს INIT_DONE გამომავალს, რათა მიანიშნებდეს, რომ მოწყობილობა მომხმარებლის რეჟიმშია. გადატვირთვის გამოშვების IP წარმოქმნის შიდა INIT_DONE სიგნალის ინვერსიულ ვერსიას, რათა შეიქმნას nINIT_DONE გამომავალი, რომელიც შეგიძლიათ გამოიყენოთ თქვენი დიზაინისთვის. nINIT_DONE სიგნალი მაღალია მანამ, სანამ მთელი მოწყობილობა არ შედის მომხმარებლის რეჟიმში. მას შემდეგ, რაც nINIT_DONE ამტკიცებს (დაბალი), მთელი ლოგიკა მომხმარებლის რეჟიმშია და ნორმალურად მუშაობს. შეგიძლიათ გამოიყენოთ nINIT_DONE სიგნალი ერთ-ერთი შემდეგი გზით:
    • გარე ან შიდა გადატვირთვის კარიბჭე.
    • გადატვირთვის შეყვანის გასასვლელად გადამცემსა და I/O PLL-ებზე.
    • დიზაინის ბლოკების ჩაწერის ჩართვა, როგორიცაა ჩაშენებული მეხსიერების ბლოკები, მდგომარეობის მანქანა და ცვლის რეგისტრები.
    • სინქრონულად მართვით დაარეგისტრირეთ გადატვირთვის შეყვანის პორტები თქვენს დიზაინში.

სიმულაციური ტესტის მაგიდა ასახავს PIO-ს დიზაინსample და Root Port BFM სამიზნე ბოლო წერტილთან ინტერფეისისთვის.
ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO 9001:2015 რეგისტრირებულია
სურათი 1. ბლოკ-სქემა პლატფორმის დიზაინერის PIO 1×16 დიზაინის მაგampსიმულაციის ტესტის მაგიდა

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 5

სურათი 2. ბლოკ-სქემა პლატფორმის დიზაინერის PIO 2×8 დიზაინის მაგampსიმულაციის ტესტის მაგიდა

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 6

სატესტო პროგრამა წერს და კითხულობს მონაცემებს იმავე ადგილიდან ჩიპის მეხსიერებაში. ის ადარებს წაკითხულ მონაცემებს მოსალოდნელ შედეგს. ტესტი იტყობინება, რომ "სიმულაცია შეჩერებულია წარმატებით დასრულების გამო", თუ შეცდომები არ არის. P-Tile Avalon
სტრიმინგის დიზაინი მაგample მხარს უჭერს შემდეგ კონფიგურაციებს:

  • Gen4 x16 საბოლოო წერტილი
  • Gen3 x16 საბოლოო წერტილი
  • Gen4 x8x8 საბოლოო წერტილი
  • Gen3 x8x8 საბოლოო წერტილი

შენიშვნა: სიმულაციური ტესტის მაგიდა PCIe x8x8 PIO დიზაინისთვის example კონფიგურირებულია ერთი PCIe x8 ბმულისთვის, თუმცა რეალური დიზაინი ახორციელებს ორ PCIe x8 ბმულს.
შენიშვნა: ეს დიზაინი მაგample მხოლოდ მხარს უჭერს ნაგულისხმევ პარამეტრებს P-tile Avalon Streaming IP-ის პარამეტრების რედაქტორში PCI Express-ისთვის.
სურათი 3. პლატფორმის დიზაინერის სისტემის შიგთავსი P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
პლატფორმის დიზაინერი ქმნის ამ დიზაინს Gen4 x16-მდე ვარიანტებისთვის.

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 7

სურათი 4. პლატფორმის დიზაინერის სისტემის შიგთავსი P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
პლატფორმის დიზაინერი ქმნის ამ დიზაინს Gen4 x8x8-მდე ვარიანტებისთვის.

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 8

1.2. ფუნქციური აღწერა Single Root I/O ვირტუალიზაციის (SR-IOV) დიზაინის მაგample
SR-IOV დიზაინი example ახორციელებს მეხსიერების გადატანას მასპინძელი პროცესორიდან სამიზნე მოწყობილობაზე. იგი მხარს უჭერს ორ PF-ს და 32 VF-ს თითო PF-ზე.
SR-IOV დიზაინი example ავტომატურად ქმნის fileაუცილებელია Intel Quartus Prime პროგრამული უზრუნველყოფის სიმულაციისა და კომპილაციისთვის. თქვენ შეგიძლიათ ჩამოტვირთოთ შედგენილი დიზაინი
Intel Stratix® 10 DX განვითარების ნაკრები ან Intel Agilex™ განვითარების ნაკრები.
ეს დიზაინი მაგample მოიცავს შემდეგ კომპონენტებს:

  • გენერირებული P-Tile Avalon Streaming (Avalon-ST) IP საბოლოო წერტილის ვარიანტი (DUT) თქვენ მიერ მითითებული პარამეტრებით. ეს კომპონენტი გადააქვს მიღებულ TLP მონაცემებს SR-IOV აპლიკაციაში.
  • SR-IOV Application (APPS) კომპონენტი, რომელიც ასრულებს აუცილებელ თარგმანს PCI Express TLP-ებსა და მარტივ Avalon-ST-ს შორის, წერს და კითხულობს ჩიპზე არსებულ მეხსიერებას. SR-IOV APPS კომპონენტისთვის, მეხსიერების წაკითხული TLP წარმოქმნის მონაცემთა დასრულებას.
    • SR-IOV დიზაინისთვის მაგampორი PF-ით და 32 VF-ით თითო PF-ზე, არის 66 მეხსიერების ადგილი, რომელიც დიზაინისampმას შეუძლია წვდომა. ორ PF-ს შეუძლია წვდომა მეხსიერების ორ ადგილას, ხოლო 64 VF-ს (2 x 32) შეუძლია წვდომა მეხსიერების 64 ადგილას.
  • გადატვირთვის გამოშვების IP.
    სიმულაციური ტესტის სკამი ასახავს SR-IOV დიზაინს ეგample და Root Port BFM სამიზნე ბოლო წერტილთან ინტერფეისისთვის.

სურათი 5. ბლოკ-სქემა პლატფორმის დიზაინერისთვის SR-IOV 1×16 დიზაინი მაგampსიმულაციის ტესტის მაგიდა

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 1

სურათი 6. ბლოკ-სქემა პლატფორმის დიზაინერისთვის SR-IOV 2×8 დიზაინი მაგampსიმულაციის ტესტის მაგიდა

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 2

სატესტო პროგრამა წერს და კითხულობს მონაცემებს იმავე ადგილიდან ჩიპის მეხსიერებაში 2 PF და 32 VF თითო PF-ზე. ის ადარებს წაკითხულ მონაცემებს მოსალოდნელს
შედეგი. ტესტი იტყობინება, რომ "სიმულაცია შეჩერებულია წარმატებით დასრულების გამო", თუ შეცდომები არ არის.
SR-IOV დიზაინი example მხარს უჭერს შემდეგ კონფიგურაციებს:

  • Gen4 x16 საბოლოო წერტილი
  • Gen3 x16 საბოლოო წერტილი
  • Gen4 x8x8 საბოლოო წერტილი
  • Gen3 x8x8 საბოლოო წერტილი

სურათი 7. პლატფორმის დიზაინერის სისტემის შიგთავსი P-Tile Avalon-ST-ისთვის SR-IOV-ისთვის PCI Express 1×16 Design Example

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 3

სურათი 8. პლატფორმის დიზაინერის სისტემის შიგთავსი P-Tile Avalon-ST-ისთვის SR-IOV-ისთვის PCI Express 2×8 Design Example

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 4

სწრაფი დაწყების სახელმძღვანელო

Intel Quartus Prime პროგრამული უზრუნველყოფის გამოყენებით, შეგიძლიათ შექმნათ დაპროგრამებული I/O (PIO) დიზაინი exampIntel FPGA P-Tile Avalon-ST მყარი IP PCI Express* IP ბირთვისთვის. გენერირებული დიზაინი მაგample ასახავს თქვენს მიერ მითითებულ პარამეტრებს. PIO ყოფილიample გადასცემს მონაცემებს მასპინძელი პროცესორიდან სამიზნე მოწყობილობაზე. ეს შესაფერისია დაბალი გამტარიანობის აპლიკაციებისთვის. ეს დიზაინი მაგample ავტომატურად ქმნის fileაუცილებელია Intel Quartus Prime პროგრამული უზრუნველყოფის სიმულაციისა და კომპილაციისთვის. თქვენ შეგიძლიათ ჩამოტვირთოთ შედგენილი დიზაინი თქვენს FPGA განვითარების საბჭოში. მორგებულ აპარატურაზე ჩამოსატვირთად განაახლეთ Intel Quartus Prime პარამეტრები File (.qsf) სწორი პინის მინიჭებით. სურათი 9. დიზაინის განვითარების ნაბიჯები მაგample

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 9

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO 9001:2015 რეგისტრირებულია
2.1. დირექტორია სტრუქტურა
სურათი 10. საქაღალდის სტრუქტურა გენერირებული დიზაინისთვის მაგample

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 10

2.2. დიზაინის გენერირება Example
სურათი 11. პროცედურა

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 11

  1. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში შექმენით ახალი პროექტი (File ➤ ახალი პროექტის ოსტატი).
  2. მიუთითეთ დირექტორია, სახელი და უმაღლესი დონის ერთეული.
  3. პროექტის ტიპისთვის, მიიღეთ ნაგულისხმევი მნიშვნელობა, ცარიელი პროექტი. დააწკაპუნეთ შემდეგი.
  4. დასამატებლად Fileდააწკაპუნეთ შემდეგი.
  5. ოჯახის, მოწყობილობისა და დაფის პარამეტრებისთვის Family-ში აირჩიეთ Intel Agilex ან Intel Stratix 10.
  6. თუ ბოლო ეტაპზე აირჩიეთ Intel Stratix 10, აირჩიეთ Stratix 10 DX ჩამოსაშლელ მენიუში Device.
  7. აირჩიეთ სამიზნე მოწყობილობა თქვენი დიზაინისთვის.
  8. დააწკაპუნეთ Finish.
  9. IP კატალოგში იპოვნეთ და დაამატეთ Intel P-Tile Avalon-ST მყარი IP PCI Express-ისთვის.
  10. ახალი IP ვარიანტის დიალოგურ ფანჯარაში, მიუთითეთ თქვენი IP-ს სახელი. დააწკაპუნეთ შექმნა.
  11. ზედა დონის პარამეტრების და PCIe* პარამეტრების ჩანართებზე მიუთითეთ თქვენი IP ვარიაციის პარამეტრები. თუ იყენებთ SR-IOV დიზაინს, მაგampშეასრულეთ შემდეგი ნაბიჯები SR-IOV-ის გასააქტიურებლად:
    ა. PCIe* მოწყობილობის ჩანართზე PCIe* PCI Express / PCI შესაძლებლობების ჩანართზე, მონიშნეთ ყუთი მრავალი ფიზიკური ფუნქციის ჩართვა.
    ბ. PCIe* Multifunction და SR-IOV სისტემის პარამეტრების ჩანართზე მონიშნეთ ველი SR-IOV მხარდაჭერის ჩართვა და მიუთითეთ PF-ების და VF-ების რაოდენობა. x8 კონფიგურაციისთვის მონიშნეთ ველები ჩართეთ მრავალი ფიზიკური ფუნქცია და ჩართეთ SR-IOV მხარდაჭერა ორივე PCIe0 და PCIe1 ჩანართებისთვის.
    გ. PCIe* MSI-X ჩანართზე PCIe* PCI Express / PCI შესაძლებლობების ჩანართზე, ჩართეთ MSI-X ფუნქცია საჭიროებისამებრ.
    დ. PCIe* Base Address Registers ჩანართზე, ჩართეთ BAR0 როგორც PF, ასევე VF-სთვის.
    ე. სხვა პარამეტრების პარამეტრები არ არის მხარდაჭერილი ამ დიზაინისთვის მაგampლე.
  12. ყოფილზეampჩანართზე Designs, გააკეთეთ შემდეგი არჩევანი:
    ა. მაგample დიზაინი Files, ჩართეთ სიმულაციის და სინთეზის პარამეტრები.
    თუ არ გჭირდებათ ეს სიმულაცია ან სინთეზი files, შესაბამისი ოფცია(ებ)ის გამორთვა მნიშვნელოვნად ამცირებს ყოფილიampდიზაინის თაობის დრო.
    ბ. გენერირებული HDL ფორმატისთვის, მხოლოდ Verilog ხელმისაწვდომია მიმდინარე გამოშვებაში.
    გ. Target Development Kit-ისთვის აირჩიეთ Intel Stratix 10 DX P-Tile ES1 FPGA Development Kit, Intel Stratix 10 DX P-Tile Production FPGA Development Kit ან Intel Agilex F-Series P-Tile ES0 FPGA Development Kit.
    13. აირჩიეთ Generate Example დიზაინი დიზაინის შესაქმნელად exampრისი სიმულაცია და ჩამოტვირთვა შეგიძლიათ აპარატურაზე. თუ აირჩევთ ერთ-ერთ P-Tile განვითარების დაფას, მოწყობილობა ამ დაფაზე გადაწერს მოწყობილობას, რომელიც ადრე იყო არჩეული Intel Quartus Prime პროექტში, თუ მოწყობილობები განსხვავებულია. როდესაც მოთხოვნა მოგთხოვთ მიუთითოთ დირექტორია თქვენი ყოფილიampდიზაინის მიხედვით, შეგიძლიათ მიიღოთ ნაგულისხმევი დირექტორია, ./intel_pcie_ptile_ast_0_example_design, ან აირჩიეთ სხვა დირექტორია.
    სურათი 12. Exampდიზაინის ჩანართი
    intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 12
  13. დააწკაპუნეთ Finish. შეგიძლიათ შეინახოთ თქვენი .ip file როდესაც მოთხოვნილი იქნება, მაგრამ არ არის საჭირო, რომ შეძლოთ ყოფილიampდიზაინი.
  14. გახსენით ყოფილიampდიზაინის პროექტი.
  15. შეადგინე ყოფილიample დიზაინის პროექტი გენერირება .სოფ file სრული ყოფილისთვისampდიზაინი. ეს file არის ის, რასაც ჩამოტვირთავთ დაფაზე, რათა განახორციელოთ ტექნიკის შემოწმება.
  16. დახურე შენი ყოფილიampდიზაინის პროექტი.
    გაითვალისწინეთ, რომ თქვენ არ შეგიძლიათ შეცვალოთ PCIe პინების გამოყოფა Intel Quartus Prime პროექტში. თუმცა, PCB მარშრუტიზაციის გასაადვილებლად, შეგიძლიათ გამოიყენოთ წინსვლაtagამ IP-ით მხარდაჭერილი ზოლის შებრუნებისა და პოლარობის ინვერსიის ფუნქციებიდან.

2.3. დიზაინის სიმულაცია მაგample
სიმულაციური დაყენება მოიცავს Root Port Bus Functional Model (BFM) გამოყენებას P-tile Avalon Streaming IP PCIe-სთვის (DUT), როგორც ნაჩვენებია შემდეგში.
ფიგურა.
სურათი 13. PIO Design Exampსიმულაციის ტესტის მაგიდა

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 13

საცდელ მაგიდასთან და მასში მოდულებთან დაკავშირებით დამატებითი ინფორმაციისთვის იხილეთ Testbench გვერდზე 15.
შემდეგი ნაკადის დიაგრამა გვიჩვენებს საფეხურებს დიზაინის სიმულაციისთვის exampლე:
სურათი 14. პროცედურა

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 14

  1.  შეცვალეთ testbench სიმულაციის დირექტორიაში, / pcie_ed_tb/pcie_ed_tb/sim/ /სიმულატორი.
  2. გაუშვით სიმულაციური სკრიპტი თქვენი არჩეული სიმულატორისთვის. იხილეთ ქვემოთ მოცემული ცხრილი.
  3. გაანალიზეთ შედეგები.

შენიშვნა: P-Tile არ უჭერს მხარს პარალელურ PIPE სიმულაციას.
ცხრილი 1. ნაბიჯები სიმულაციის გასაშვებად

სიმულატორი სამუშაო დირექტორია ინსტრუქციები
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/ 1. გამოძახება vsim (vsim აკრეფით, რომელიც იხსნება კონსოლის ფანჯარაში, სადაც შეგიძლიათ შემდეგი ბრძანებების გაშვება).
2. გააკეთე msim_setup.tcl
შენიშვნა: ალტერნატიულად, 1 და 2 ნაბიჯების ნაცვლად, შეგიძლიათ აკრიფოთ: vsim -c -do msim_setup.tcl.
3. ld_debug
4. გაშვება -ყველა
5. წარმატებული სიმულაცია მთავრდება შემდეგი შეტყობინებით, "სიმულაცია შეჩერებულია წარმატებით დასრულების გამო!"
VCS* <example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs 1. აკრიფეთ sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
განაგრძო…
სიმულატორი სამუშაო დირექტორია ინსტრუქციები
    შენიშვნა: ზემოთ მოცემული ბრძანება არის ერთხაზიანი ბრძანება.
2. წარმატებული სიმულაცია მთავრდება შემდეგი შეტყობინებით, "სიმულაცია შეჩერებულია წარმატებით დასრულების გამო!"
შენიშვნა: ინტერაქტიულ რეჟიმში სიმულაციის გასაშვებად გამოიყენეთ შემდეგი ნაბიჯები: (თუ თქვენ უკვე შექმენით simv შესრულებადი არაინტერაქტიულ რეჟიმში, წაშალეთ simv და simv.diadir)
1. გახსენით vcs_setup.sh file და დაამატეთ გამართვის ვარიანტი VCS ბრძანებას: vcs -debug_access+r
2. შეადგინეთ დიზაინი ყოფილიample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1
3. დაიწყეთ სიმულაცია ინტერაქტიულ რეჟიმში:
simv -gui &

ეს ტესტის მაგიდა სიმულაციას უკეთებს Gen4 x16 ვარიანტს.
სიმულაციური იტყობინება, რომ „სიმულაცია შეჩერდა წარმატებით დასრულების გამო“, თუ არ მოხდა შეცდომები.
2.3.1. ტესტის სკამი
ტესტის მაგიდა იყენებს სატესტო დრაივერის მოდულს, altpcietb_bfm_rp_gen4_x16.sv, კონფიგურაციისა და მეხსიერების ტრანზაქციების დასაწყებად. გაშვებისას, სატესტო დრაივერის მოდული აჩვენებს ინფორმაციას Root Port-დან და Endpoint Configuration Space რეგისტრებიდან, ასე რომ თქვენ შეძლებთ პარამეტრების რედაქტორის გამოყენებით თქვენ მიერ მითითებულ პარამეტრებთან კორელაციას.
ყოფილმაample design და testbench დინამიურად გენერირებულია იმ კონფიგურაციის საფუძველზე, რომელსაც აირჩევთ P-Tile IP-სთვის PCIe-სთვის. ტესტის მაგიდა იყენებს პარამეტრებს, რომლებიც თქვენ მიუთითეთ პარამეტრების რედაქტორში Intel Quartus Prime-ში. ეს ტესტის მაგიდა ახდენს ×16 PCI Express ბმულის სიმულაციას სერიული PCI Express ინტერფეისის გამოყენებით. სატესტო ბენჩის დიზაინი საშუალებას იძლევა ერთზე მეტი PCI Express ბმულის სიმულაცია ერთდროულად. ქვემოთ მოყვანილი ფიგურა აჩვენებს მაღალ დონეს view PIO დიზაინის ყოფილიampლე.
სურათი 15. PIO Design Exampსიმულაციის ტესტის მაგიდა

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 15

სატესტო მაგიდის ზედა დონე ასახავს შემდეგ ძირითად მოდულებს:

  • altpcietb_bfm_rp_gen4x16.sv — ეს არის Root Port PCIe BFM.
    //დირექტორიული გზა
    /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
    pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /სიმ
  • pcie_ed_dut.ip: ეს არის საბოლოო წერტილის დიზაინი თქვენს მიერ მითითებული პარამეტრებით.
    //დირექტორიული გზა
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_pio0.ip: ეს მოდული არის ტრანზაქციების სამიზნე და ინიციატორი PIO დიზაინის ყოფილიampლე.
    //დირექტორიული გზა
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
  • pcie_ed_sriov0.ip: ეს მოდული არის SR-IOV დიზაინის ტრანზაქციების სამიზნე და ინიციატორიampლე.
    //დირექტორიული გზა
    /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

სურათი 16. SR-IOV დიზაინი მაგampსიმულაციის ტესტის მაგიდა

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 16

გარდა ამისა, ტესტის მაგიდას აქვს რუტინები, რომლებიც ასრულებს შემდეგ დავალებებს:

  • წარმოქმნის საცნობარო საათს საბოლოო წერტილისთვის საჭირო სიხშირეზე.
  • უზრუნველყოფს PCI Express-ის გადატვირთვას გაშვებისას.

Root Port BFM-ის შესახებ დამატებითი ინფორმაციისთვის იხილეთ Intel FPGA P-Tile Avalon ნაკადი IP PCI Express მომხმარებლის სახელმძღვანელოს TestBench თავში.
დაკავშირებული ინფორმაცია
Intel FPGA P-Tile Avalon ნაკადი IP PCI Express-ისთვის მომხმარებლის სახელმძღვანელო
2.3.1.1. ტესტი მძღოლის მოდული
სატესტო დრაივერის მოდული, intel_pcie_ptile_tbed_hwtcl.v, ახდენს უმაღლესი დონის BFM, altpcietb_bfm_top_rp.v.
უმაღლესი დონის BFM ასრულებს შემდეგ დავალებებს:

  1. ახდენს დრაივერის და მონიტორის ინსტანციებს.
  2. ახორციელებს Root Port BFM-ს.
  3. ახდენს სერიული ინტერფეისის ინსტალაციას.

კონფიგურაციის მოდული, altpcietb_g3bfm_configure.v, ასრულებს შემდეგ დავალებებს:

  1. აკონფიგურირებს და ანიჭებს ბარებს.
  2. აკონფიგურირებს Root Port-სა და Endpoint-ს.
  3. აჩვენებს ყოვლისმომცველ კონფიგურაციის სივრცეს, BAR, MSI, MSI-X და AER პარამეტრებს.

2.3.1.2. PIO Design Example Testbench

ქვემოთ მოყვანილი ფიგურა გვიჩვენებს PIO დიზაინის ყოფილიampსიმულაციის დიზაინის იერარქია. ტესტები PIO დიზაინისთვის, მაგample განისაზღვრება apps_type_hwtcl პარამეტრით დაყენებული
3. ამ პარამეტრის მნიშვნელობით გაშვებული ტესტები განისაზღვრება ebfm_cfg_rp_ep_rootport-ში, find_mem_bar-ში და downstream_loop-ში.
სურათი 17. PIO დიზაინი მაგampსიმულაციის დიზაინის იერარქია

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 17

ტესტის მაგიდა იწყება ბმული ტრენინგით და შემდეგ წვდება IP-ის კონფიგურაციის სივრცეს ჩამოთვლისთვის. დავალება სახელწოდებით downstream_loop (განსაზღვრულია Root Port-ში
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) შემდეგ ასრულებს PCIe ბმულის ტესტს. ეს ტესტი შედგება შემდეგი ნაბიჯებისგან:

  1. გაუშვით მეხსიერების ჩაწერის ბრძანება, რათა ჩაწეროთ მონაცემების ერთი სიტყვა ჩიპზე, ბოლო წერტილის უკან.
  2. გაუშვით მეხსიერების წაკითხვის ბრძანება ჩიპზე არსებული მეხსიერებიდან მონაცემების წასაკითხად.
  3. შეადარეთ წაკითხული მონაცემები ჩაწერის მონაცემებთან. თუ ისინი ემთხვევა, ტესტი ითვლის ამას, როგორც საშვი.
  4. გაიმეორეთ ნაბიჯები 1, 2 და 3 10 გამეორებისთვის.

პირველი მეხსიერების ჩაწერა ხდება დაახლოებით 219 წელს. მას მოჰყვება მეხსიერების წაკითხვა Avalon-ST RX ინტერფეისში P-tile Hard IP PCIe-სთვის. დასრულების TLP გამოჩნდება მეხსიერების წაკითხვის მოთხოვნის შემდეგ Avalon-ST TX ინტერფეისში.
2.3.1.3. SR-IOV დიზაინი მაგample Testbench
ქვემოთ მოყვანილი ფიგურა გვიჩვენებს SR-IOV დიზაინის მაგampსიმულაციის დიზაინის იერარქია. ტესტები SR-IOV დიზაინისთვის მაგampშესრულებულია დავალება, რომელსაც ეწოდება sriov_test,
რომელიც განსაზღვრულია altpcietb_bfm_cfbp.sv-ში.
სურათი 18. SR-IOV დიზაინი მაგampსიმულაციის დიზაინის იერარქია

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 18

SR-IOV ტესტის მაგიდა მხარს უჭერს ორ ფიზიკურ ფუნქციას (PF) და 32 ვირტუალურ ფუნქციას (VF) თითო PF-ზე.
ტესტის მაგიდა იწყება ბმული ტრენინგით და შემდეგ წვდება IP-ის კონფიგურაციის სივრცეს ჩამოთვლისთვის. ამის შემდეგ ის ასრულებს შემდეგ ნაბიჯებს:

  1. გაგზავნეთ მეხსიერების ჩაწერის მოთხოვნა PF-ზე, რასაც მოჰყვება მეხსიერების წაკითხვის მოთხოვნა, რომ წაიკითხოთ იგივე მონაცემები შედარებისთვის. თუ წაკითხული მონაცემები ემთხვევა ჩაწერის მონაცემებს, ეს ასეა
    საშვი. ამ ტესტს ასრულებს ამოცანა სახელწოდებით my_test (განსაზღვრულია altpcietb_bfm_cfbp.v-ში). ეს ტესტი მეორდება ორჯერ თითოეული PF-სთვის.
  2. გაგზავნეთ მეხსიერების ჩაწერის მოთხოვნა VF-ზე, რასაც მოჰყვება მეხსიერების წაკითხვის მოთხოვნა, რომ წაიკითხოთ იგივე მონაცემები შედარებისთვის. თუ წაკითხული მონაცემები ემთხვევა ჩაწერის მონაცემებს, ეს ასეა
    საშვი. ეს ტესტი ხორციელდება დავალების მიერ, რომელსაც ეწოდება cfbp_target_test (განსაზღვრულია altpcietb_bfm_cfbp.v). ეს ტესტი მეორდება თითოეული VF-სთვის.

პირველი მეხსიერების ჩაწერა ხდება დაახლოებით 263 წელს. მას მოსდევს მეხსიერების წაკითხვა Avalon-ST RX ინტერფეისში PF0 P-tile Hard IP PCIe-სთვის. დასრულების TLP გამოჩნდება მეხსიერების წაკითხვის მოთხოვნის შემდეგ Avalon-ST TX ინტერფეისში.
2.4. დიზაინის შედგენა ექსample

  1. ნავიგაცია /intel_pcie_ptile_ast_0_example_design/ და გახსენით pcie_ed.qpf.
  2. თუ აირჩევთ განვითარების ორი შემდეგი ნაკრებიდან რომელიმეს, VID-თან დაკავშირებული პარამეტრები შედის .qsf-ში file გენერირებული დიზაინის მაგample, და თქვენ არ გჭირდებათ მათი ხელით დამატება. გაითვალისწინეთ, რომ ეს პარამეტრები დაფაზეა სპეციფიკური.
    • Intel Stratix 10 DX P-Tile ES1 FPGA განვითარების ნაკრები
    • Intel Stratix 10 DX P-Tile Production FPGA განვითარების ნაკრები
    • Intel Agilex F-Series P-Tile ES0 FPGA განვითარების ნაკრები
  3. დამუშავების მენიუში აირჩიეთ შედგენის დაწყება.

2.5. Linux Kernel Driver-ის ინსტალაცია

სანამ დიზაინის გამოცდას შეძლებთ ყოფილიampაპარატურაში, თქვენ უნდა დააინსტალიროთ Linux kernel
მძღოლი. თქვენ შეგიძლიათ გამოიყენოთ ეს დრაივერი შემდეგი ტესტების შესასრულებლად:
• PCIe ბმული ტესტი, რომელიც ასრულებს 100 ჩაწერას და წაკითხვას
• მეხსიერების სივრცე DWORD
კითხულობს და წერს
• კონფიგურაციის სივრცე DWORD კითხულობს და წერს
(1)
გარდა ამისა, შეგიძლიათ გამოიყენოთ დრაივერი შემდეგი პარამეტრების მნიშვნელობის შესაცვლელად:
• BAR გამოიყენება
• არჩეული მოწყობილობა (ავტობუსის, მოწყობილობის და ფუნქციის (BDF) ნომრების მითითებით
მოწყობილობა)
შეასრულეთ შემდეგი ნაბიჯები ბირთვის დრაივერის დასაყენებლად:

  1. გადადით ./software/kernel/linux-ზე ყოფილი პუნქტის ქვეშampდიზაინის თაობის დირექტორია.
  2. შეცვალეთ ნებართვები ინსტალაციაზე, ჩატვირთვაზე და გადმოტვირთვაზე files:
    $ chmod 777 დააინსტალირეთ დატვირთვის განტვირთვა
  3. დააინსტალირეთ დრაივერი:
    $ sudo ./ინსტალაცია
  4. შეამოწმეთ დრაივერის ინსტალაცია:
    $ lsmod | grep intel_fpga_pcie_drv
    მოსალოდნელი შედეგი:
    intel_fpga_pcie_drv 17792 0
  5. გადაამოწმეთ, რომ Linux ცნობს PCIe დიზაინს ყოფილიampლე:
    $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
    შენიშვნა: თუ თქვენ შეცვალეთ გამყიდველის ID, ჩაანაცვლეთ ახალი გამყიდველის ID Intel-ით
    გამყიდველის ID ამ ბრძანებაში.
    მოსალოდნელი შედეგი:
    ბირთვის დრაივერი გამოიყენება: intel_fpga_pcie_drv

2.6. გაშვებული დიზაინი Example
აქ არის სატესტო ოპერაციები, რომლებიც შეგიძლიათ შეასრულოთ P-Tile Avalon-ST PCIe დიზაინის მაგალითზეamples:

  1. ამ მომხმარებლის სახელმძღვანელოში ტერმინებს სიტყვა, DWORD და QWORD აქვთ იგივე მნიშვნელობა, რაც მათ აქვთ PCI Express Base Specification-ში. სიტყვა არის 16 ბიტი, DWORD არის 32 ბიტი, ხოლო QWORD არის 64 ბიტი.

ცხრილი 2. სატესტო ოპერაციები მხარდაჭერილი P-Tile Avalon-ST PCIe Design Examples

 ოპერაციები  საჭირო ბარი მხარდაჭერილია P-Tile Avalon-ST PCIe Design Example
0: ბმული ტესტი – 100 წერს და კითხულობს 0 დიახ
1: ჩაწერეთ მეხსიერების სივრცე 0 დიახ
2: წაიკითხეთ მეხსიერების სივრცე 0 დიახ
3: ჩაწერეთ კონფიგურაციის სივრცე N/A დიახ
4: წაიკითხეთ კონფიგურაციის სივრცე N/A დიახ
5: შეცვალეთ ბარი N/A დიახ
6: შეცვალეთ მოწყობილობა N/A დიახ
7: ჩართეთ SR-IOV N/A დიახ (*)
8: გააკეთეთ ბმულის ტესტი ყველა ჩართული ვირტუალური ფუნქციისთვის, რომელიც ეკუთვნის მიმდინარე მოწყობილობას  N/A  დიახ (*)
9: შეასრულეთ DMA N/A არა
10: პროგრამის დატოვება N/A დიახ

შენიშვნა: (*) ეს სატესტო ოპერაციები ხელმისაწვდომია მხოლოდ მაშინ, როდესაც SR-IOV დიზაინი exampშერჩეულია.
2.6.1. გაშვება PIO Design Example

  1. გადადით ./software/user/exampდიზაინის ქვეშ ყოფილიampდირექტორია.
  2. შეადგინეთ დიზაინი ყოფილიampგანაცხადი:
    $ მარკა
  3. გაიარეთ ტესტი:
    $ sudo ./intel_fpga_pcie_link_test
    შეგიძლიათ ჩაატაროთ Intel FPGA IP PCIe ბმულის ტესტი ხელით ან ავტომატურ რეჟიმში. Აირჩიე:
    • ავტომატურ რეჟიმში აპლიკაცია ავტომატურად ირჩევს მოწყობილობას. ტესტი ირჩევს Intel PCIe მოწყობილობას ყველაზე დაბალი BDF-ით გამყიდველის ID-ის შესაბამისობით.
    ტესტი ასევე ირჩევს ყველაზე დაბალ ბარს.
    • სახელმძღვანელო რეჟიმში, ტესტი მოგთხოვთ ავტობუსს, მოწყობილობას და ფუნქციის ნომერს და BAR-ს.
    Intel Stratix 10 DX ან Intel Agilex განვითარების ნაკრებისთვის შეგიძლიათ განსაზღვროთ
    BDF შემდეგი ბრძანების აკრეფით:
    $ lspci -d 1172:
    4. აქ არის სampტრანსკრიპტები ავტომატური და მექანიკური რეჟიმებისთვის:
    ავტომატური რეჟიმი:

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 19intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 20

მექანიკური რეჟიმი:

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 21

დაკავშირებული ინფორმაცია
PCIe Link Inspector დასრულდაview
გამოიყენეთ PCIe Link Inspector ბმულის მონიტორინგისთვის ფიზიკურ, მონაცემთა ბმულზე და ტრანზაქციის ფენებზე.
2.6.2. გაშვება SR-IOV Design Example

აქ არის ნაბიჯები SR-IOV დიზაინის შესამოწმებლადampტექნიკის შესახებ:

  1. გაუშვით Intel FPGA IP PCIe ბმულის ტესტი სუდოს გაშვებით./
    intel_fpga_pcie_link_test ბრძანება და შემდეგ აირჩიეთ ვარიანტი 1:
    ხელით აირჩიეთ მოწყობილობა.
  2. შეიყვანეთ ფიზიკური ფუნქციის BDF, რომლისთვისაც არის გამოყოფილი ვირტუალური ფუნქციები.
  3. შეიყვანეთ BAR „0“ ტესტის მენიუში გადასასვლელად.
  4. შეიყვანეთ ვარიანტი 7, რათა ჩართოთ SR-IOV მიმდინარე მოწყობილობისთვის.
  5. შეიყვანეთ ვირტუალური ფუნქციების რაოდენობა, რომელიც უნდა ჩართოთ მიმდინარე მოწყობილობისთვის.
    intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 22
  6. შეიყვანეთ ვარიანტი 8, რათა შეასრულოთ ბმულის ტესტი ფიზიკური ფუნქციისთვის გამოყოფილი ყველა ჩართული ვირტუალური ფუნქციისთვის. ბმულის ტესტის აპლიკაცია გააკეთებს მეხსიერების 100 ჩაწერას თითოეული მონაცემების ერთი სიტყვით და შემდეგ წაიკითხავს მონაცემებს შესამოწმებლად. აპლიკაცია დაბეჭდავს ვირტუალური ფუნქციების რაოდენობას, რომლებმაც ვერ გაიარეს ბმულის ტესტი ტესტირების ბოლოს.
    intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 237. ახალ ტერმინალში გაუშვით lspci –d 1172: | grep -c "Altera" ბრძანება PF-ების და VF-ების ჩამოთვლის შესამოწმებლად. მოსალოდნელი შედეგი არის ფიზიკური ფუნქციების და ვირტუალური ფუნქციების რაოდენობის ჯამი.

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - 24

P-ფილა Avalon Streaming IP PCI Express დიზაინისთვის

Example მომხმარებლის სახელმძღვანელო არქივები

Intel Quartus Prime ვერსია მომხმარებლის სახელმძღვანელო
21.2 P-ფილა Avalon Streaming IP PCI Express დიზაინისთვის მაგampმომხმარებლის სახელმძღვანელო
20.3 P-ფილა Avalon Streaming IP PCI Express დიზაინისთვის მაგampმომხმარებლის სახელმძღვანელო
20.2 P-ფილა Avalon Streaming IP PCI Express დიზაინისთვის მაგampმომხმარებლის სახელმძღვანელო
20.1 P-ფილა Avalon Streaming IP PCI Express დიზაინისთვის მაგampმომხმარებლის სახელმძღვანელო
19.4 P-ფილა Avalon Streaming IP PCI Express დიზაინისთვის მაგampმომხმარებლის სახელმძღვანელო
19.1.1 P-ფილა Avalon Streaming IP PCI Express დიზაინისთვის მაგampმომხმარებლის სახელმძღვანელო

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO
9001:2015
დარეგისტრირდა

დოკუმენტის გადასინჯვის ისტორია Intel P-Tile Avalon-ისთვის

მყარი IP სტრიმინგი PCIe დიზაინისთვის მაგampმომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია Intel Quartus Prime ვერსია IP ვერსია ცვლილებები
2021.10.04 21.3 6.0.0 შეიცვალა მხარდაჭერილი კონფიგურაციები SR-IOV დიზაინისთვის exampGen3 x16 EP-დან და Gen4 x16 EP-დან Gen3 x8 EP-მდე და Gen4 x8 EP-მდე ფუნქციონალურ აღწერილობაში ერთი ძირეული I/O ვირტუალიზაციის (SR-IOV) დიზაინის ექს.ampგანყოფილება.
დაამატა მხარდაჭერა Intel Stratix 10 DX P-tile Production FPGA განვითარების ნაკრებისთვის Generating the Design Ex-შიampგანყოფილება.
2021.07.01 21.2 5.0.0 ამოღებულია სიმულაციური ტალღების ფორმები PIO და SR-IOV დიზაინისთვის მაგamples განყოფილებიდან დიზაინის სიმულაცია მაგampლე.
განახლებულია ბრძანება განყოფილებაში BDF-ის ჩვენების მიზნით
გაშვება PIO Design Exampლე.
2020.10.05 20.3 3.1.0 წაშლილია რეგისტრების განყოფილება Avalon Streaming-ის დიზაინის შემდეგampმათ არ აქვთ კონტროლის რეესტრი.
2020.07.10 20.2 3.0.0 დამატებულია სიმულაციური ტალღების ფორმები, ტესტის შემთხვევის აღწერილობები და ტესტის შედეგების აღწერილობები დიზაინისთვის მაგamples.
სიმულაციის ინსტრუქციები დაემატა ModelSim სიმულატორისთვის Simulating the Design Exampგანყოფილება.
2020.05.07 20.1 2.0.0 განახლებულია დოკუმენტის სათაური Intel FPGA P-Tile Avalon სტრიმინგის IP-ზე PCI Express Design Example მომხმარებლის სახელმძღვანელო ახალი იურიდიული დასახელების სახელმძღვანელო მითითებების შესასრულებლად.
განახლებულია VCS ინტერაქტიული რეჟიმის სიმულაციის ბრძანება.
2019.12.16 19.4 1.1.0 დამატებულია SR-IOV დიზაინი exampაღწერილობა.
2019.11.13 19.3 1.0.0 დამატებულია Gen4 x8 ბოლო წერტილი და Gen3 x8 ბოლო წერტილი მხარდაჭერილი კონფიგურაციების სიას.
2019.05.03 19.1.1 1.0.0 თავდაპირველი გამოშვება.

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO
9001:2015
დარეგისტრირდა

ინტელის ლოგოსიმბოლო ონლაინ ვერსია
intel FPGA P-Tile Avalon Streaming IP PCI Express Design Exampლე - ხატი გამოხმაურების გაგზავნა
ID: 683038
UG-20234წ
ვერსია: 2021.10.04

დოკუმენტები / რესურსები

intel FPGA P-Tile Avalon Streaming IP PCI Express Design Example [pdf] მომხმარებლის სახელმძღვანელო
FPGA P-Tile, Avalon Streaming IP PCI Express Design Example, FPGA P-Tile Avalon Streaming IP PCI Express Design Example, FPGA P-Tile Avalon Streaming IP

ცნობები

დაკავშირებული პოსტები

დატოვე კომენტარი

თქვენი ელფოსტის მისამართი არ გამოქვეყნდება. მონიშნულია აუცილებელი ველები *