GPIO Intel® FPGA IP მომხმარებლის სახელმძღვანელო
Intel® Arria® 10 და Intel® Cyclone® 10 GX მოწყობილობები
განახლებულია Intel® Quartus® Prime Design Suite-სთვის: 21.2
IP ვერსია: 20.0.0
ონლაინ ვერსია ID: 683136
გამოხმაურების გაგზავნა ug-altera_gpio ვერსია: 2021.07.15
GPIO Intel® FPGA IP ბირთვი მხარს უჭერს ზოგადი დანიშნულების I/O (GPIO) ფუნქციებსა და კომპონენტებს. თქვენ შეგიძლიათ გამოიყენოთ GPIO ზოგად აპლიკაციებში, რომლებიც არ არის სპეციფიკური გადამცემებისთვის, მეხსიერების ინტერფეისებისთვის ან LVDS-ისთვის.
GPIO IP ბირთვი ხელმისაწვდომია მხოლოდ Intel Arria® 10 და Intel Cyclone® 10 GX მოწყობილობებისთვის. თუ თქვენ ახდენთ დიზაინების მიგრაციას Stratix® V, Arria V ან Cyclone V მოწყობილობებიდან, უნდა გადაიტანოთ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ან ALTIOBUF IP ბირთვები.
დაკავშირებული ინფორმაცია
- IP მიგრაციის ნაკადი Arria V, Cyclone V და Stratix V მოწყობილობებისთვის 22 გვერდზე
- Intel Stratix 10 I/O დანერგვის სახელმძღვანელო
გთავაზობთ GPIOIP ძირითადი მომხმარებლის სახელმძღვანელოს Intel Stratix 10 მოწყობილობებისთვის. - Intel FPGA IP ბირთვების შესავალი
გთავაზობთ ზოგად ინფორმაციას Intel FPGA IP ბირთვების შესახებ, IP ბირთვების პარამეტრიზაციის, გენერირების, განახლებისა და სიმულაციის ჩათვლით. - ვერსიიდან დამოუკიდებელი IP და Qsys სიმულაციური სკრიპტების შექმნა
შექმენით სიმულაციური სკრიპტები, რომლებიც არ საჭიროებს ხელით განახლებებს პროგრამული უზრუნველყოფის ან IP ვერსიის განახლებისთვის. - პროექტის მართვის საუკეთესო პრაქტიკა
გაიდლაინები თქვენი პროექტის და IP-ის ეფექტური მართვისა და პორტაბელურობისთვის files. - GPIO Intel FPGA IP მომხმარებლის სახელმძღვანელო არქივები 24 გვერდზე
გთავაზობთ მომხმარებლის სახელმძღვანელოების ჩამონათვალს GPIO IP ბირთვის წინა ვერსიებისთვის. - მონაცემთა ორმაგი სიჩქარე I/O (ALTDDIO_IN, ALTDDIO_OUT და ALTDDIO_BIDIR) IP ბირთვების მომხმარებლის სახელმძღვანელო
- I/O Buffer (ALTIOBUF) IP Core მომხმარებლის სახელმძღვანელო
გამოშვების ინფორმაცია GPIO Intel FPGA IP-სთვის
Intel FPGA IP ვერსიები ემთხვევა Intel Quartus® Prime Design Suite პროგრამული უზრუნველყოფის ვერსიებს v19.1-მდე. Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის 19.2 ვერსიიდან დაწყებული, Intel FPGA IP-ს აქვს ვერსიების ახალი სქემა.
ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
Intel FPGA IP ვერსიის (XYZ) ნომერი შეიძლება შეიცვალოს Intel Quartus Prime პროგრამული უზრუნველყოფის თითოეული ვერსიით. ცვლილება:
- X მიუთითებს IP-ის მთავარ გადახედვაზე. თუ განაახლებთ Intel Quartus Prime პროგრამულ უზრუნველყოფას, უნდა განაახლოთ IP.
- Y მიუთითებს, რომ IP შეიცავს ახალ ფუნქციებს. განაახლეთ თქვენი IP ამ ახალი ფუნქციების ჩასართავად.
- Z მიუთითებს, რომ IP შეიცავს მცირე ცვლილებებს. განაახლეთ თქვენი IP, რომ შეიტანოთ ეს ცვლილებები.
ცხრილი 1. GPIO Intel FPGA IP Core მიმდინარე გამოშვების ინფორმაცია
|
ელემენტი |
აღწერა |
| IP ვერსია | 20.0.0 |
| Intel Quartus Prime ვერსია | 21.2 |
| გამოშვების თარიღი | 2021.06.23 |
GPIO Intel FPGA IP მახასიათებლები
GPIO IP ბირთვი მოიცავს ფუნქციებს მოწყობილობის I/O ბლოკების მხარდასაჭერად. შეგიძლიათ გამოიყენოთ Intel Quartus Prime პარამეტრის რედაქტორი GPIO IP ბირთვის კონფიგურაციისთვის.
GPIO IP ბირთვი უზრუნველყოფს შემდეგ კომპონენტებს:
- მონაცემთა ორმაგი სიჩქარის შეყვანა/გამომავალი (DDIO) — ციფრული კომპონენტი, რომელიც აორმაგებს ან ანახევრებს საკომუნიკაციო არხის მონაცემთა სიჩქარეს.
- დაყოვნების ჯაჭვები - დააკონფიგურირეთ დაყოვნების ჯაჭვები, რათა შეასრულონ კონკრეტული დაყოვნება და დაეხმარონ I/O დროის დახურვას.
- I/O ბუფერები — დააკავშირეთ ბალიშები FPGA-სთან.
GPIO Intel FPGA IP მონაცემთა ბილიკები
სურათი 1. მაღალი დონის View ერთჯერადი GPIO
ცხრილი 2. GPIO IP Core მონაცემთა ბილიკის რეჟიმები
|
მონაცემთა ბილიკი |
რეგისტრაციის რეჟიმი | |||
| შემოვლითი | მარტივი რეგისტრაცია |
DDR I/O |
||
|
სრული შეფასება |
ნახევარ განაკვეთი |
|||
| შეყვანა | მონაცემები გადადის დაყოვნების ელემენტიდან ბირთვში, ყველა ორმაგი მონაცემთა სიჩქარის I/O-ების (DDIO) გვერდის ავლით. | სრული განაკვეთის DDIO მუშაობს როგორც მარტივი რეესტრი, გვერდის ავლით ნახევარ განაკვეთის DDIO-ებს. დამტენი ირჩევს, შეფუთოს რეგისტრი I/O-ში თუ განახორციელოს რეგისტრი ბირთვში, არეალისა და დროის ურთიერთგაცვლის მიხედვით. | სრული განაკვეთის DDIO მუშაობს როგორც ჩვეულებრივი DDIO, გვერდის ავლით ნახევარ განაკვეთის DDIO-ებს. | სრული კურსის DDIO მუშაობს როგორც ჩვეულებრივი DDIO. ნახევრად განაკვეთის DDIOs გარდაქმნის სრული სიჩქარის მონაცემებს ნახევარ განაკვეთის მონაცემებად. |
| გამომავალი | მონაცემები გადადის ბირთვიდან პირდაპირ დაყოვნების ელემენტზე, ყველა DDIO-ს გვერდის ავლით. | სრული განაკვეთის DDIO მუშაობს როგორც მარტივი რეესტრი, გვერდის ავლით ნახევარ განაკვეთის DDIO-ებს. დამტენი ირჩევს, შეფუთოს რეგისტრი I/O-ში თუ განახორციელოს რეგისტრი ბირთვში, არეალისა და დროის ურთიერთგაცვლის მიხედვით. | სრული განაკვეთის DDIO მუშაობს როგორც ჩვეულებრივი DDIO, გვერდის ავლით ნახევარ განაკვეთის DDIO-ებს. | სრული კურსის DDIO მუშაობს როგორც ჩვეულებრივი DDIO. ნახევრად განაკვეთის DDIOs გარდაქმნის სრული სიჩქარის მონაცემებს ნახევარ განაკვეთის მონაცემებად. |
| ორმხრივი | გამომავალი ბუფერი მართავს როგორც გამომავალ პინს, ასევე შეყვანის ბუფერს. | სრული კურსის DDIO მუშაობს როგორც მარტივი რეესტრი. გამომავალი ბუფერი მართავს როგორც გამომავალ პინს, ასევე შეყვანის ბუფერს. | სრული კურსის DDIO მუშაობს როგორც ჩვეულებრივი DDIO. გამომავალი ბუფერი მართავს როგორც გამომავალ პინს, ასევე შეყვანის ბუფერს. შეყვანის ბუფერი ამოძრავებს სამი ფლიპ-ფლოპის კომპლექტს. | სრული კურსის DDIO მუშაობს როგორც ჩვეულებრივი DDIO. ნახევრად განაკვეთის DDIOs გარდაქმნის სრული სიჩქარის მონაცემებს ნახევარ განაკვეთად. გამომავალი ბუფერი მართავს როგორც გამომავალ პინს, ასევე შეყვანის ბუფერს. შეყვანის ბუფერი ამოძრავებს სამი ფლიპ-ფლოპის კომპლექტს. |
თუ იყენებთ ასინქრონულ წმინდა და წინასწარ დაყენებულ სიგნალებს, ყველა DDIO იზიარებს იმავე სიგნალებს.
ნახევრად და სრული განაკვეთის DDIO-ები უკავშირდება ცალკეულ საათებს. როდესაც იყენებთ ნახევრად და სრულ განაკვეთის DDIO-ებს, სრული სიჩქარის საათი უნდა იმუშაოს ორჯერ მეტი სიხშირით. თქვენ შეგიძლიათ გამოიყენოთ სხვადასხვა ფაზის ურთიერთობები დროის მოთხოვნების დასაკმაყოფილებლად.
დაკავშირებული ინფორმაცია
შეყვანის და გამომავალი ავტობუსის მაღალი და დაბალი ბიტები მე-12 გვერდზე
შეყვანის გზა
pad აგზავნის მონაცემებს შეყვანის ბუფერში, ხოლო შეყვანის ბუფერი კვებავს დაყოვნების ელემენტს. მას შემდეგ, რაც მონაცემები გადადის დაყოვნების ელემენტის გამოსავალზე, პროგრამირებადი შემოვლითი მულტიპლექსატორები ირჩევენ გამოსაყენებელ მახასიათებლებსა და ბილიკებს. შეყვანის თითოეული გზა შეიცავს ორ ს.tagDDIO-ების es, რომლებიც არის სრული და ნახევრად განაკვეთი.
სურათი 2. გამარტივებული View ერთჯერადი GPIO შეყვანის ბილიკი
- პანელი იღებს მონაცემებს.
- DDIO IN (1) იჭერს მონაცემებს ck_fr-ის ამომავალი და დაცემის კიდეების შესახებ და აგზავნის მონაცემებს, სიგნალებს (A) და (B) შემდეგ ტალღის ფიგურაში, მონაცემთა ერთი სიჩქარით.
- DDIO IN (2) და DDIO IN (3) ანახევრებს მონაცემთა სიჩქარეს.
- dout[3:0] წარმოგიდგენთ მონაცემებს ნახევარ განაკვეთის ავტობუსის სახით.
სურათი 3. შეყვანის ბილიკის ტალღის ფორმა DDIO რეჟიმში ნახევრად სიჩქარის კონვერტაციით
ამ ფიგურაში, მონაცემები გადადის სრული სიჩქარის საათიდან ორმაგი გადაცემის სიჩქარით ნახევარი სიჩქარის საათამდე ერთი მონაცემთა სიჩქარით. მონაცემთა სიხშირე იყოფა ოთხზე და ავტობუსის ზომა იზრდება იმავე თანაფარდობით. GPIO IP ბირთვის საერთო გამტარუნარიანობა უცვლელი რჩება.
ფაქტობრივი დროის კავშირი სხვადასხვა სიგნალებს შორის შეიძლება განსხვავდებოდეს კონკრეტული დიზაინის, შეფერხებებისა და ფაზების მიხედვით, რომლებსაც აირჩევთ სრული სიჩქარისა და ნახევრად სიჩქარის საათებისთვის.
შენიშვნა: GPIO IP ბირთვი არ უჭერს მხარს ორმხრივი ქინძისთავების დინამიურ დაკალიბრებას. აპლიკაციებისთვის, რომლებიც საჭიროებენ ორმხრივი ქინძისთავების დინამიურ დაკალიბრებას, იხილეთ შესაბამისი ინფორმაცია.
დაკავშირებული ინფორმაცია
- PHY Lite პარალელური ინტერფეისებისთვის Intel FPGA IP Core მომხმარებლის სახელმძღვანელო: Intel Stratix 10, Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობები
გთავაზობთ მეტ ინფორმაციას აპლიკაციებისთვის, რომლებიც საჭიროებენ დინამიურ OCT-ს ორმხრივი ქინძისთავებისთვის. - გამომავალი და გამომავალი ჩართვა ბილიკები მე-7 გვერდზე
გამომავალი და გამომავალი ჩართვის ბილიკები
გამომავალი დაყოვნების ელემენტი აგზავნის მონაცემებს ბალიშზე გამომავალი ბუფერის მეშვეობით.
თითოეული გამომავალი ბილიკი შეიცავს ორ სtagDDIO-ების es, რომლებიც არის ნახევრად განაკვეთი და სრული განაკვეთი.
სურათი 4. გამარტივებული View ერთი დასრულებული GPIO გამომავალი ბილიკი
სურათი 5. გამომავალი ბილიკის ტალღის ფორმა DDIO რეჟიმში ნახევრად სიჩქარის კონვერტაციით
სურათი 6. გამარტივებული View გამომავალი ჩართვის ბილიკი
განსხვავება გამომავალ გზასა და გამომავალი ჩართვის (OE) ბილიკს შორის არის ის, რომ OE ბილიკი არ შეიცავს სრული კურსის DDIO-ს. შეფუთული რეგისტრის განხორციელების მხარდასაჭერად OE გზაზე, მარტივი რეესტრი მუშაობს როგორც სრული კურსის DDIO. ამავე მიზეზით, მხოლოდ ერთი ნახევარ განაკვეთის DDIO არის წარმოდგენილი.
OE ბილიკი მუშაობს შემდეგ სამ ძირითად რეჟიმში:
- შემოვლითი - ბირთვი აგზავნის მონაცემებს პირდაპირ დაყოვნების ელემენტზე, ყველა DDIO-ს გვერდის ავლით.
- შეფუთული რეგისტრაცია - გვერდის ავლით ნახევრად განაკვეთის DDIO-ს.
- SDR გამომავალი ნახევრად სიჩქარით — ნახევრად სიჩქარის DDIOs გარდაქმნის მონაცემებს სრული სიჩქარიდან ნახევარ განაკვეთზე.
შენიშვნა: GPIO IP ბირთვი არ უჭერს მხარს ორმხრივი ქინძისთავების დინამიურ დაკალიბრებას. აპლიკაციებისთვის, რომლებიც საჭიროებენ ორმხრივი ქინძისთავების დინამიურ დაკალიბრებას, იხილეთ შესაბამისი ინფორმაცია.
დაკავშირებული ინფორმაცია
- PHY Lite პარალელური ინტერფეისებისთვის Intel FPGA IP Core მომხმარებლის სახელმძღვანელო: Intel Stratix 10, Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობები
გთავაზობთ მეტ ინფორმაციას აპლიკაციებისთვის, რომლებიც საჭიროებენ დინამიურ OCT-ს ორმხრივი ქინძისთავებისთვის. - შეყვანის გზა მე-5 გვერდზე
GPIO Intel FPGA IP ინტერფეისის სიგნალები
თქვენ მიერ მითითებული პარამეტრის პარამეტრებიდან გამომდინარე, GPIO IP ბირთვისთვის ხელმისაწვდომია სხვადასხვა ინტერფეისის სიგნალები.
სურათი 7. GPIO IP Core ინტერფეისები
სურათი 8. GPIO ინტერფეისის სიგნალები
ცხრილი 3. ბალიშის ინტერფეისის სიგნალები
pad ინტერფეისი არის ფიზიკური კავშირი GPIO IP ბირთვიდან ბალიშთან. ეს ინტერფეისი შეიძლება იყოს შეყვანის, გამომავალი ან ორმხრივი ინტერფეისი, რაც დამოკიდებულია IP ბირთვის კონფიგურაციაზე. ამ ცხრილში SIZE არის IP ძირითადი პარამეტრის რედაქტორში მითითებული მონაცემთა სიგანე.
|
სიგნალის სახელი |
მიმართულება |
აღწერა |
| pad_in[SIZE-1:0] |
შეყვანა |
შეყვანის სიგნალი ბალიშიდან. |
| pad_in_b[SIZE-1:0] |
შეყვანა |
ბალიშიდან დიფერენციალური შეყვანის სიგნალის უარყოფითი კვანძი. ეს პორტი ხელმისაწვდომია, თუ ჩართავთ გამოიყენეთ დიფერენციალური ბუფერი ვარიანტი. |
| pad_out [SIZE-1:0] |
გამომავალი |
გამომავალი სიგნალი ბალიშზე. |
| pad_out_b[SIZE-1:0] |
გამომავალი |
დიფერენციალური გამომავალი სიგნალის უარყოფითი კვანძი ბალიშზე. ეს პორტი ხელმისაწვდომია, თუ ჩართავთ გამოიყენეთ დიფერენციალური ბუფერი ვარიანტი. |
| pad_io [SIZE-1:0] |
ორმხრივი |
ორმხრივი სიგნალის კავშირი ბალიშთან. |
| pad_io_b[SIZE-1:0] |
ორმხრივი |
ბალიშთან დიფერენციალური ორმხრივი სიგნალის კავშირის უარყოფითი კვანძი. ეს პორტი ხელმისაწვდომია, თუ ჩართავთ გამოიყენეთ დიფერენციალური ბუფერი ვარიანტი. |
ცხრილი 4. მონაცემთა ინტერფეისის სიგნალები
მონაცემთა ინტერფეისი არის შეყვანის ან გამომავალი ინტერფეისი GPIO IP ბირთვიდან FPGA ბირთვამდე. ამ ცხრილში SIZE არის IP ძირითადი პარამეტრის რედაქტორში მითითებული მონაცემთა სიგანე.
|
სიგნალის სახელი |
მიმართულება |
აღწერა |
| დინი[DATA_SIZE-1:0] |
შეყვანა |
მონაცემთა შეყვანა FPGA ბირთვიდან გამომავალ ან ორმხრივ რეჟიმში. DATA_SIZE დამოკიდებულია რეგისტრაციის რეჟიმზე:
|
| დუტი[DATA_SIZE-1:0] |
გამომავალი |
მონაცემთა გამომავალი FPGA ბირთვში შეყვანის ან ორმხრივი რეჟიმში, DATA_SIZE დამოკიდებულია რეგისტრაციის რეჟიმზე:
|
| oe[OE_SIZE-1:0] |
შეყვანა |
OE შეყვანა FPGA ბირთვიდან გამომავალი რეჟიმში გამომავალი ჩართვის პორტის ჩართვა ჩართული ან ორმხრივი რეჟიმი. OE აქტიურია მაღალი. მონაცემთა გადაცემისას დააყენეთ ეს სიგნალი 1-ზე. მონაცემთა მიღებისას დააყენეთ ეს სიგნალი 0-ზე. OE_SIZE დამოკიდებულია რეგისტრის რეჟიმზე:
|
ცხრილი 5. საათის ინტერფეისის სიგნალები
საათის ინტერფეისი არის შეყვანის საათის ინტერფეისი. იგი შედგება სხვადასხვა სიგნალისგან, კონფიგურაციის მიხედვით. GPIO IP ბირთვს შეიძლება ჰქონდეს ნულოვანი, ერთი, ორი ან ოთხი საათის შეყვანა. საათის პორტები განსხვავებულად ჩნდება სხვადასხვა კონფიგურაციაში, რათა აისახოს საათის სიგნალის მიერ შესრულებული ფაქტობრივი ფუნქცია.
|
სიგნალის სახელი |
მიმართულება |
აღწერა |
| ck |
შეყვანა |
შეყვანის და გამოსვლის ბილიკებში, ეს საათი კვებავს შეფუთულ რეგისტრს ან DDIO-ს, თუ გამორთავთ ნახევარ განაკვეთის ლოგიკა პარამეტრი. ორმხრივ რეჟიმში, ეს საათი არის უნიკალური საათი შეყვანის და გამომავალი ბილიკებისთვის, თუ გამორთავთ ცალკე შემავალი/გამომავალი საათები პარამეტრი. |
| ck_fr |
შეყვანა |
შეყვანის და გამომავალი ბილიკების დროს, ეს საათები კვებავს სრული და ნახევრად განაკვეთის DDIO-ებს, თუ ჩართავთ ნახევარ განაკვეთის ლოგიკა პარამეტრი. ორმხრივ რეჟიმში, შეყვანის და გამომავალი ბილიკები იყენებენ ამ საათებს, თუ გამორთავთ ცალკე შემავალი/გამომავალი საათები პარამეტრი. |
|
ck_hr |
||
| ck_in |
შეყვანა |
ორმხრივ რეჟიმში, ეს საათები კვებავს შეფუთულ რეგისტრს ან DDIO შეყვანის და გამომავალი ბილიკებში, თუ მიუთითებთ ორივე პარამეტრს:
|
| ck_out | ||
| ck_fr_in |
შეყვანა |
ორმხრივ რეჟიმში, ეს საათები იკვებება სრული და ნახევრად სიჩქარის DDIOS-ით შეყვანის და გამომავალი ბილიკებში, თუ ორივე პარამეტრს მიუთითებთ.
მაგample, ck_fr_out კვებავს DDIO-ს სრული სიჩქარით გამომავალ გზაზე. |
| ck_fr_out | ||
| ck_hr_in | ||
| ck_hr_out | ||
| კე |
შეყვანა |
საათის ჩართვა. |
ცხრილი 6. შეწყვეტის ინტერფეისის სიგნალები
დასრულების ინტერფეისი აკავშირებს GPIO IP ბირთვს I/O ბუფერებთან.
|
სიგნალის სახელი |
მიმართულება |
აღწერა |
| სერიის შეწყვეტის კონტროლი |
შეყვანა |
შეყვანა შეწყვეტის კონტროლის ბლოკიდან (OCT) ბუფერებში. ის ადგენს ბუფერული სერიის წინაღობის მნიშვნელობას. |
| პარალელურად დამთავრების კონტროლი |
შეყვანა |
შეყვანა შეწყვეტის კონტროლის ბლოკიდან (OCT) ბუფერებში. იგი ადგენს ბუფერული პარალელური წინაღობის მნიშვნელობას. |
ცხრილი 7. ინტერფეისის სიგნალების გადატვირთვა
გადატვირთვის ინტერფეისი აკავშირებს GPIO IP ბირთვს DDIO-ებთან.
|
სიგნალის სახელი |
მიმართულება |
აღწერა |
| sclr |
შეყვანა |
სინქრონული მკაფიო შეყვანა. მიუწვდომელია, თუ ჩართავთ sset. |
| აკლრ |
შეყვანა |
ასინქრონული მკაფიო შეყვანა. აქტიური მაღალი. მიუწვდომელია, თუ ჩართავთ აქტივს. |
| აქტივი |
შეყვანა |
ასინქრონული ნაკრების შეყვანა. აქტიური მაღალი. მიუწვდომელია, თუ ჩართავთ aclr. |
| სენტი |
შეყვანა |
სინქრონული კომპლექტის შეყვანა. მიუწვდომელია, თუ ჩართავთ sclr. |
დაკავშირებული ინფორმაცია
შეყვანის და გამომავალი ავტობუსის მაღალი და დაბალი ბიტები მე-12 გვერდზე
- შეყვანის, გამომავალი და OE ბილიკები იზიარებენ იგივე მკაფიო და წინასწარ დაყენებულ სიგნალებს.
- გამომავალი და OE ბილიკი იზიარებს იგივე საათის სიგნალებს.
მონაცემთა ბიტის შეკვეთა მონაცემთა ინტერფეისისთვის
სურათი 9. მონაცემთა ბიტების რიგის კონვენცია
ეს ფიგურა გვიჩვენებს ბიტის რიგის კონვენციას din, dout და oe მონაცემთა სიგნალებისთვის.
- თუ მონაცემთა ავტობუსის ზომის მნიშვნელობა არის SIZE, LSB არის ყველაზე მარჯვენა პოზიციაზე.
- თუ მონაცემთა ავტობუსის ზომის მნიშვნელობა არის 2 × SIZE, ავტობუსი შედგება ორი სიტყვისგან SIZE .
- თუ მონაცემთა ავტობუსის ზომა არის 4 × SIZE, ავტობუსი შედგება ოთხი სიტყვისგან SIZE.
- LSB ყოველი სიტყვის ყველაზე სწორ პოზიციაზეა.
- ყველაზე მარჯვენა სიტყვა განსაზღვრავს პირველ სიტყვას, რომელიც გამოდის გამომავალი ავტობუსებისთვის და პირველი სიტყვა, რომელიც შედის შეყვანის ავტობუსებისთვის.
დაკავშირებული ინფორმაცია
შეყვანის გზა მე-5 გვერდზე
შემავალი და გამომავალი ავტობუსი მაღალი და დაბალი ბიტები
მაღალი და დაბალი ბიტები შემავალ ან გამომავალ სიგნალებში შედის დინ და დუტის შეყვანის და გამომავალი ავტობუსებში.
შეყვანის ავტობუსი
din ავტობუსისთვის, თუ datain_h და datain_l არის მაღალი და დაბალი ბიტები, თითოეული სიგანე არის datain_width:
- datain_h = din[(2 × datain_width – 1): datain_width]
- datain_l = din[(მონაცემთა_სიგანე – 1):0]
მაგample, for din[7:0] = 8'b11001010:
- datain_h = 4'b1100
- datain_l = 4'b1010
გამომავალი ავტობუსი
Dout ავტობუსისთვის, თუ dataout_h და dataout_l არის მაღალი და დაბალი ბიტები, თითოეული სიგანე არის dataout_width:
- dataout_h = dout[(2 × dataout_width – 1):dataout_width]
- dataout_l = dout[(მონაცემთა_სიგანე – 1):0]
მაგample, dout[7:0] = 8'b11001010:
- dataout_h = 4'b1100
- dataout_l = 4'b1010
მონაცემთა ინტერფეისის სიგნალები და შესაბამისი საათები
ცხრილი 8. მონაცემთა ინტერფეისის სიგნალები და შესაბამისი საათები
|
სიგნალის სახელი |
პარამეტრის კონფიგურაცია | საათი | ||
| რეგისტრაციის რეჟიმი | ნახევარი კურსი |
ცალკე საათები |
||
| დინ |
|
გამორთულია |
გამორთულია |
ck |
| DDIO |
On |
გამორთულია |
ck_hr | |
|
გამორთულია |
On |
ck_in | |
| DDIO |
On |
On |
ck_hr_in | |
|
|
გამორთულია |
გამორთულია |
ck |
| DDIO |
On |
გამორთულია |
ck_hr | |
|
გამორთულია |
On |
ck_out | |
| DDIO |
On |
On |
ck_hr_out | |
|
|
გამორთულია |
გამორთულია |
ck |
| DDIO |
On |
გამორთულია |
ck_fr | |
|
გამორთულია |
On |
|
|
| DDIO |
On |
On |
|
|
რესურსების გამოყენებისა და დიზაინის შესრულების შემოწმება
შეგიძლიათ მიმართოთ Intel Quartus Prime-ის კომპილაციის ანგარიშებს, რათა მიიღოთ დეტალები რესურსების გამოყენებისა და თქვენი დიზაინის მუშაობის შესახებ.
- მენიუში დააწკაპუნეთ დამუშავება ➤ შედგენის დაწყება სრული კრებულის გასაშვებად.
- დიზაინის შედგენის შემდეგ დააწკაპუნეთ დამუშავება ➤ შედგენის ანგარიში.
- გამოყენებით სარჩევი, ნავიგაცია ფიტერი ➤ რესურსების განყოფილება.
ა. რომ view რესურსის გამოყენების ინფორმაცია, აირჩიეთ რესურსების გამოყენების შეჯამება.
ბ view რესურსის გამოყენების ინფორმაცია, აირჩიეთ რესურსების გამოყენება სუბიექტის მიერ.
GPIO Intel FPGA IP პარამეტრის პარამეტრები
თქვენ შეგიძლიათ დააყენოთ პარამეტრის პარამეტრები GPIO IP ბირთვისთვის Intel Quartus Prime პროგრამულ უზრუნველყოფაში. არსებობს სამი ჯგუფის ვარიანტები: გენერალი, ბუფერი, და რეგისტრირებს.
ცხრილი 9. GPIO IP Core პარამეტრები – ზოგადი
|
პარამეტრი |
მდგომარეობა | დაშვებული ღირებულებები |
აღწერა |
| მონაცემთა მიმართულება |
— |
|
განსაზღვრავს მონაცემთა მიმართულებას GPIO-სთვის. |
| მონაცემთა სიგანე |
— |
1-დან 128-მდე | განსაზღვრავს მონაცემთა სიგანეს. |
| გამოიყენეთ ძველი უმაღლესი დონის პორტების სახელები |
— |
|
გამოიყენეთ იგივე პორტის სახელები, როგორც Stratix V, Arria V და Cyclone V მოწყობილობებში. მაგample, dout ხდება dataout_h და dataout_l, ხოლო din ხდება datain_h და datain_l. შენიშვნა: ამ პორტების ქცევა განსხვავდება Stratix V, Arria V და Cyclone V მოწყობილობებისგან. მიგრაციის სახელმძღვანელო მითითებისთვის იხილეთ შესაბამისი ინფორმაცია. |
ცხრილი 10. GPIO IP Core პარამეტრები – ბუფერი
|
პარამეტრი |
მდგომარეობა | დაშვებული ღირებულებები |
აღწერა |
| გამოიყენეთ დიფერენციალური ბუფერი |
— |
|
თუ ჩართულია, ჩართავს დიფერენციალურ I/O ბუფერებს. |
| გამოიყენეთ ფსევდო დიფერენციალური ბუფერი |
|
|
თუ ჩართულია გამომავალი რეჟიმში, რთავს ფსევდო დიფერენციალურ გამომავალ ბუფერებს. ეს პარამეტრი ავტომატურად ჩაირთვება ორმხრივი რეჟიმისთვის, თუ ჩართავთ გამოიყენეთ დიფერენციალური ბუფერი. |
| გამოიყენეთ ავტობუსის დამჭერი წრე |
|
|
თუ ჩართულია, ავტობუსის დაჭერის წრეს შეუძლია სუსტად შეინარჩუნოს სიგნალი I/O პინზე მის ბოლო ამოძრავებულ მდგომარეობაში, სადაც გამომავალი ბუფერული მდგომარეობა იქნება 1 ან 0, მაგრამ არა მაღალი წინაღობის. |
| გამოიყენეთ ღია გადინების გამომავალი |
|
|
თუ ჩართულია, ღია გადინების გამომავალი საშუალებას აძლევს მოწყობილობას მიაწოდოს სისტემის დონის კონტროლის სიგნალები, როგორიცაა შეფერხების და ჩაწერის ჩართვის სიგნალები, რომლებიც შეიძლება დაამტკიცოს თქვენს სისტემაში რამდენიმე მოწყობილობით. |
| გამომავალი ჩართვის პორტის ჩართვა | მონაცემთა მიმართულება = გამომავალი |
|
თუ ჩართულია, რთავს მომხმარებლის შეყვანას OE პორტში. ეს პარამეტრი ავტომატურად ჩართულია ორმხრივი რეჟიმისთვის. |
| სერიების შეწყვეტის / პარალელურად დამთავრების პორტების ჩართვა |
— |
|
თუ ჩართულია, ჩართავს გამომავალი ბუფერის სერიის დასრულების კონტროლის და პარალელურად დამთავრების მართვის პორტებს. |
ცხრილი 11. GPIO IP Core პარამეტრები – რეგისტრები
| პარამეტრი | მდგომარეობა | დაშვებული ღირებულებები | აღწერა |
| რეგისტრაციის რეჟიმი |
— |
|
განსაზღვრავს რეგისტრაციის რეჟიმს GPIO IP ბირთვისთვის:
|
| ჩართეთ სინქრონული გამწმენდი / წინასწარ დაყენებული პორტი |
|
|
განსაზღვრავს, თუ როგორ უნდა განხორციელდეს სინქრონული გადატვირთვის პორტი.
|
| ასინქრონული გასუფთავების / წინასწარ დაყენებული პორტის ჩართვა |
|
|
განსაზღვრავს, თუ როგორ უნდა განხორციელდეს ასინქრონული გადატვირთვის პორტი.
ACLR და ASET სიგნალები აქტიური მაღალია. |
| საათის ჩართვის პორტების ჩართვა | რეგისტრაციის რეჟიმი = DDIO |
|
|
| ნახევარ განაკვეთის ლოგიკა | რეგისტრაციის რეჟიმი = DDIO |
|
თუ ჩართულია, ჩართავს ნახევარ განაკვეთს DDIO. |
| ცალკე შეყვანის / გამომავალი საათები |
|
|
თუ ჩართულია, ჩართავს ცალკეულ საათებს (CK_IN და CK_OUT) შეყვანის და გამომავალი გზებისთვის ორმხრივ რეჟიმში. |
დაკავშირებული ინფორმაცია
- შეყვანის და გამომავალი ავტობუსის მაღალი და დაბალი ბიტები მე-12 გვერდზე
- სახელმძღვანელო: შეცვალეთ datain_h და datain_l პორტები Migrated IP-ში 23 გვერდზე
რეგისტრაცია შეფუთვა
GPIO IP ბირთვი საშუალებას გაძლევთ შეფუთოთ რეგისტრაცია პერიფერიაზე, რათა დაზოგოთ ტერიტორია და რესურსების გამოყენება.
თქვენ შეგიძლიათ დააკონფიგურიროთ სრული სიჩქარის DDIO შეყვანის და გამომავალი ბილიკზე, როგორც ფლიპ ფლოპი. ამისათვის დაამატეთ ამ ცხრილში ჩამოთვლილი .qsf დავალებები.
ცხრილი 12. რეგისტრაცია შეფუთვა QSF დავალებები
|
ბილიკი |
QSF დავალება |
| შეყვანის რეესტრის შეფუთვა | QSF დავალების ნაკრები_ინსტანციის_დავალება -სახელი FAST_INPUT_REGISTER ON - |
| გამომავალი რეგისტრის შეფუთვა | set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to |
| გამომავალი ჩართვის რეგისტრის შეფუთვა | set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to |
შენიშვნა: ეს დავალებები არ იძლევა გარანტიას რეესტრის შეფუთვაზე. თუმცა, ეს დავალებები საშუალებას აძლევს მემონტაჟეს იპოვონ ლეგალური ადგილი. წინააღმდეგ შემთხვევაში, Fitter ინარჩუნებს ფლიპ ფლოპს ბირთვში.
GPIO Intel FPGA IP დრო
GPIO IP ბირთვის შესრულება დამოკიდებულია I/O შეზღუდვებზე და საათის ფაზებზე. თქვენი GPIO კონფიგურაციის დროის დასადასტურებლად, Intel გირჩევთ გამოიყენოთ დროის ანალიზატორი.
დაკავშირებული ინფორმაცია
Intel Quartus Prime დროის ანალიზატორი
დროის კომპონენტები
GPIO IP ძირითადი დროის კომპონენტები შედგება სამი ბილიკისაგან.
- I/O ინტერფეისის ბილიკები — FPGA-დან გარე მიმღებ მოწყობილობებამდე და გარე გადამცემი მოწყობილობებიდან FPGA-მდე.
- მონაცემთა და საათის ძირითადი ინტერფეისის ბილიკები - I/O-დან ბირთვამდე და ბირთვიდან I/O-მდე.
- გადაცემის გზები-ნახევრიანი განაკვეთიდან სრულ განაკვეთზე DDIO და სრული განაკვეთიდან ნახევრად განაკვეთის DDIO-მდე.
შენიშვნა: დროის ანალიზატორი განიხილავს გზას DDIO_IN და DDIO_OUT ბლოკების შიგნით, როგორც შავ ყუთებს.
სურათი 10. შეყვანის ბილიკის დროის კომპონენტები
სურათი 11. გამომავალი ბილიკის დროის კომპონენტები
ნახაზი 12. გამომავალი ბილიკის დროის კომპონენტების ჩართვა
დაყოვნების ელემენტები
Intel Quartus Prime პროგრამული უზრუნველყოფა ავტომატურად არ აყენებს დაყოვნების ელემენტებს, რათა მაქსიმალურად გაზარდოს შეფერხება I/O დროის ანალიზში. დროის დახურვის ან შეფერხების მაქსიმალურად გასაუმჯობესებლად, დააყენეთ დაყოვნების ელემენტები ხელით Intel Quartus Prime პარამეტრებში file (.qsf).
ცხრილი 13. დაგვიანების ელემენტები .qsf დავალებები
მიუთითეთ ეს დავალებები .qsf-ში დაყოვნების ელემენტებზე წვდომისთვის.
| დაყოვნების ელემენტი | .qsf დავალება |
| შეყვანის დაყოვნების ელემენტი | set_instance_assign to -სახელი INPUT_DELAY_CHAIN <0..63> |
| გამომავალი დაყოვნების ელემენტი | set_instance_assign to -სახელი OUTPUT_DELAY_CHAIN <0..15> |
| გამომავალი დაყოვნების ელემენტის ჩართვა | set_instance_assign to -სახელი OE_DELAY_CHAIN <0..15> |
დროის ანალიზი
Intel Quartus Prime პროგრამული უზრუნველყოფა ავტომატურად არ წარმოქმნის SDC დროის შეზღუდვებს GPIO IP ბირთვისთვის. თქვენ ხელით უნდა შეიყვანოთ დროის შეზღუდვები.
მიჰყევით დროის მითითებებს და მაგamples იმის უზრუნველსაყოფად, რომ დროის ანალიზატორი სწორად აანალიზებს I/O ქრონომეტრს.
- I/O ინტერფეისის ბილიკების სათანადო დროის ანალიზის შესასრულებლად, მიუთითეთ მონაცემთა პინების სისტემის დონის შეზღუდვები .sdc-ში სისტემის საათის პინთან მიმართებაში. file.
- ძირითადი ინტერფეისის ბილიკებისთვის დროის სწორი ანალიზის შესასრულებლად, განსაზღვრეთ საათის ეს პარამეტრები .sdc-ში file:
- საათი ძირითადი რეგისტრებისკენ
— I/O რეგისტრების საათი მარტივი რეგისტრისა და DDIO რეჟიმებისთვის
დაკავშირებული ინფორმაცია
AN 433: წყარო-სინქრონული ინტერფეისების შეზღუდვა და ანალიზი
აღწერს წყარო-სინქრონული ინტერფეისების შეზღუდვისა და ანალიზის ტექნიკას.
მონაცემთა ერთჯერადი სიჩქარის შეყვანის რეგისტრაცია
სურათი 13. მონაცემთა ერთჯერადი სიჩქარის შეყვანის რეგისტრი
ცხრილი 14. მონაცემთა ერთჯერადი სიჩქარის შეყვანის რეგისტრაცია .sdc ბრძანება მაგamples
| ბრძანება | ბრძანება ყოფილიample | აღწერა |
| შექმნა_საათი | create_clock -სახელი sdr_in_clk -პერიოდი "100 MHz" sdr_in_clk |
ქმნის საათის პარამეტრს შეყვანის საათისთვის. |
| დაყენება_შეყვანის_დაყოვნება | set_input_delay -clock sdr_in_clk 0.15 sdr_in_data |
ავალებს დროის ანალიზატორს, გააანალიზოს შეყვანის I/O დრო 0.15 ns შეყვანის დაგვიანებით. |
სრული ან ნახევრად რეიტინგის DDIO შეყვანის რეგისტრაცია
სრული და ნახევრად სიჩქარის DDIO შეყვანის რეგისტრების შეყვანის მხარე იგივეა. თქვენ შეგიძლიათ სწორად შეზღუდოთ სისტემა ვირტუალური საათის გამოყენებით FPGA-ზე ჩიპიანი გადამცემის მოდელირებისთვის.
სურათი 14. სრული რეიტინგის ან ნახევრად რეიტინგის DDIO შეყვანის რეგისტრი
ცხრილი 15. სრული ან ნახევრად რეიტინგული DDIO შეყვანის რეგისტრაცია .sdc Command Examples
| ბრძანება | ბრძანება ყოფილიample | აღწერა |
| შექმნა_საათი | create_clock -დასახელება virtual_clock - პერიოდი "200 MHz" create_clock -სახელი ddio_in_clk -პერიოდი "200 MHz" ddio_in_clk |
შექმენით საათის პარამეტრი ვირტუალური საათისა და DDIO საათისთვის. |
| დაყენება_შეყვანის_დაყოვნება | set_input_delay -ვირტუალური_საათის საათი 0.25 ddio_in_data set_input_delay -add_delay -clock_fall -clock virtual_clock 0.25 ddio_in_data |
დაავალეთ დროის ანალიზატორს გააანალიზოს გადაცემის საათის დადებითი და უარყოფითი საათის კიდეები. გაითვალისწინეთ -add_delay მეორე set_input_delay ბრძანებაში. |
| დააყენეთ_მცდარი_გზა | set_false_path -fall_from ვირტუალური_საათი -აწევა ddio_in_clk-მდე მითითებული_მცდარი_გზა -აწევა_დან virtual_clock -fall_to ddio_in_clk |
დაავალეთ ქრონომეტრაჟის ანალიზატორს, იგნორირება გაუკეთოს დადებითი საათის კიდეს უარყოფით კიდეზე გამომწვევ რეგისტრს და უარყოფითი საათის კიდეს დადებითი კიდის გამომწვევ რეგისტრს.
შენიშვნა: ck_hr სიხშირე უნდა იყოს ck_fr სიხშირის ნახევარი. თუ I/O PLL მართავს საათებს, შეგიძლიათ გამოიყენოთ derive_pll_clocks .sdc ბრძანება. |
მონაცემთა ერთჯერადი სიჩქარის გამომავალი რეგისტრი
სურათი 15. მონაცემთა ერთჯერადი სიჩქარის გამომავალი რეგისტრი
ცხრილი 16. მონაცემთა ერთჯერადი სიჩქარის გამომავალი რეგისტრი .sdc ბრძანება მაგamples
| ბრძანება | ბრძანება ყოფილიample | აღწერა |
| create_clock და create_generated_clock | create_clock -სახელი sdr_out_clk -პერიოდი "100 MHz" sdr_out_clk create_generated_clock -წყარო sdr_out_clk -სახელი sdr_out_outclk sdr_out_outclk |
შექმენით წყაროს საათი და გამომავალი საათი გადასაცემად. |
| დააყენეთ_გამომავალი_დაყოვნება | set_output_delay -clock sdr_out_clk 0.45 sdr_out_data |
ავალებს დროის ანალიზატორს, გააანალიზოს გამომავალი მონაცემები გადასაცემი გამომავალი საათის წინააღმდეგ გადასაცემად. |
სრული ან ნახევრად რეიტინგის DDIO გამომავალი რეგისტრი
სრული და ნახევრად სიჩქარის DDIO გამომავალი რეგისტრების გამომავალი მხარე იგივეა.
ცხრილი 17. DDIO Output Register .sdc Command Examples
| ბრძანება | ბრძანება ყოფილიample | აღწერა |
| create_clock და create_generated_clock | create_clock -სახელი ddio_out_fr_clk -პერიოდი "200 MHz" ddio_out_fr_clk create_generated_clock -წყარო ddio_out_fr_clk -სახელი ddio_out_fr_outclk ddio_out_fr_outclk |
შექმენით საათები DDIO-სთვის და საათი გადასაცემად. |
| დააყენეთ_გამომავალი_დაყოვნება | set_output_delay -საათი ddio_out_fr_outclk 0.55 ddio_out_fr_data set_output_delay -add_delay -საათი_დაცემა -საათი ddio_out_fr_outclk 0.55 ddio_out_fr_data |
დაავალეთ დროის ანალიზატორი გააანალიზოს დადებითი და უარყოფითი მონაცემები გამომავალი საათის წინააღმდეგ. |
| დააყენეთ_მცდარი_გზა | მითითებული_მცდარი_გზა -აწევა_დან ddio_out_fr_clk -fall_to ddio_out_fr_outclk set_false_path -fall_from ddio_out_fr_clk -rise_to ddio_out_fr_outclk |
დაავალეთ დროის ანალიზატორს, იგნორირება გაუკეთოს წყაროს საათის ამომავალი კიდეს გამომავალი საათის დაცემის კიდესთან და წყაროს საათის დაცემის კიდე გამომავალი საათის ამომავალი კიდის წინააღმდეგ. |
დროის დახურვის სახელმძღვანელო მითითებები
GPIO შეყვანის რეგისტრებისთვის, შეყვანის I/O გადაცემა სავარაუდოდ ვერ შეჩერდება, თუ არ დააყენებთ შეყვანის დაყოვნების ჯაჭვს. ეს წარუმატებლობა გამოწვეულია საათის დაგვიანებით, ვიდრე მონაცემთა დაგვიანებით.
შეჩერების დროის შესასრულებლად, დაამატეთ დაყოვნება შეყვანის მონაცემთა გზას შეყვანის დაყოვნების ჯაჭვის გამოყენებით. ზოგადად, შეყვანის შეფერხების ჯაჭვი არის დაახლოებით 60 ps ნაბიჯზე 1 სიჩქარის კლასში. შეყვანის შეფერხების ჯაჭვის მიახლოებითი პარამეტრი დროის გასატარებლად, გაყავით ნეგატიური შეკავება 60 ps-ზე.
თუმცა, თუ I/O PLL მართავს GPIO შეყვანის რეგისტრების საათებს (მარტივი რეგისტრი ან DDIO რეჟიმი), შეგიძლიათ დააყენოთ კომპენსაციის რეჟიმი წყაროს სინქრონულ რეჟიმში. დამტენი შეეცდება I/O PLL-ის კონფიგურაციას უკეთესი დაყენებისთვის და შეინარჩუნებს სლაკს შეყვანის I/O დროის ანალიზისთვის.
GPIO გამომავალი და გამომავალი ჩართვის რეგისტრებისთვის, შეგიძლიათ დაამატოთ დაყოვნება გამომავალ მონაცემებსა და საათზე გამომავალი და გამომავალი ჩართვის შეფერხების ჯაჭვების გამოყენებით.
- თუ დააკვირდებით დაყენების დროის დარღვევას, შეგიძლიათ გაზარდოთ გამომავალი საათის დაყოვნების ჯაჭვის პარამეტრი.
- თუ შეამჩნევთ შეკავების დროის დარღვევას, შეგიძლიათ გაზარდოთ გამომავალი მონაცემების დაყოვნების ჯაჭვის პარამეტრი.
GPIO Intel FPGA IP დიზაინი Examples
GPIO IP ბირთვს შეუძლია დიზაინის გენერირება მაგampრაც შეესაბამება თქვენს IP კონფიგურაციას პარამეტრების რედაქტორში. თქვენ შეგიძლიათ გამოიყენოთ ეს დიზაინი მაგamples როგორც მითითებები IP ბირთვის და მოსალოდნელი ქცევის სიმულაციების ინსტალაციისთვის.
თქვენ შეგიძლიათ შექმნათ დიზაინი ყოფილიamples GPIO IP ძირითადი პარამეტრის რედაქტორიდან. მას შემდეგ რაც დააყენებთ თქვენთვის სასურველ პარამეტრებს, დააწკაპუნეთ გენერირება Example დიზაინი. IP ბირთვი წარმოქმნის დიზაინს exampწყარო files თქვენს მიერ მითითებულ დირექტორიაში.
სურათი 16. წყარო Files გენერირებული დიზაინის ექსample დირექტორია
შენიშვნა: .qsys files არის შიდა გამოყენებისთვის დიზაინის დროს, მაგampმხოლოდ თაობა. თქვენ არ შეგიძლიათ ამ .qsys-ის რედაქტირება files.
GPIO IP Core სინთეზირებადი Intel Quartus Prime Design Example
სინთეზირებადი დიზაინი მაგample არის კომპილაციისთვის მზად პლატფორმის დიზაინერის სისტემა, რომელიც შეგიძლიათ ჩართოთ Intel Quartus Prime პროექტში.
დიზაინის გენერირება და გამოყენება მაგample
სინთეზირებადი Intel Quartus Prime დიზაინის გენერირებისთვის exampწყაროდან files, შეასრულეთ შემდეგი ბრძანება დიზაინში example დირექტორია:
quartus_sh -t make_qii_design.tcl
გამოსაყენებელი მოწყობილობის ზუსტი მითითებისთვის, შეასრულეთ შემდეგი ბრძანება:
quartus_sh -t make_qii_design.tcl [მოწყობილობის_სახელი]
TCL სკრიპტი ქმნის qii დირექტორიას, რომელიც შეიცავს ed_synth.qpf პროექტს file. თქვენ შეგიძლიათ გახსნათ და შეადგინოთ ეს პროექტი Intel Quartus Prime პროგრამულ უზრუნველყოფაში.
GPIO IP Core Simulation Design Example
სიმულაციური დიზაინი მაგample იყენებს თქვენი GPIO IP-ის ძირითადი პარამეტრის პარამეტრებს, რათა შექმნას IP ინსტანცია, რომელიც დაკავშირებულია სიმულაციის დრაივერთან. მძღოლი წარმოქმნის შემთხვევით ტრაფიკს და იძულებით ამოწმებს გასული მონაცემების კანონიერებას.
დიზაინის გამოყენებით მაგampასევე, შეგიძლიათ სიმულაციის გაშვება ერთი ბრძანების გამოყენებით, რაც დამოკიდებულია სიმულატორის მიხედვით, რომელსაც იყენებთ. სიმულაცია აჩვენებს, თუ როგორ შეგიძლიათ გამოიყენოთ GPIO IP ბირთვი.
დიზაინის გენერირება და გამოყენება მაგample
სიმულაციური დიზაინის გენერირება მაგampწყაროდან files Verilog სიმულატორისთვის, შეასრულეთ შემდეგი ბრძანება დიზაინის example დირექტორია:
quartus_sh -t make_sim_design.tcl
სიმულაციური დიზაინის გენერირება მაგampწყაროდან files VHDL სიმულატორისთვის, შეასრულეთ შემდეგი ბრძანება დიზაინის example დირექტორია:
quartus_sh -t make_sim_design.tcl VHDL
TCL სკრიპტი ქმნის sim კატალოგს, რომელიც შეიცავს ქვედირექტორიებს - თითოეული მხარდაჭერილი სიმულაციის ინსტრუმენტისთვის. თქვენ შეგიძლიათ იპოვოთ სკრიპტები თითოეული სიმულაციის ხელსაწყოსთვის შესაბამის დირექტორიაში.
IP მიგრაციის ნაკადი Arria V, Cyclone V და Stratix V მოწყობილობებისთვის
IP მიგრაციის ნაკადი საშუალებას გაძლევთ გადაიტანოთ Arria V, Cyclone V და Stratix V მოწყობილობების ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR და ALTIOBUF IP ბირთვები Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობების GPIO IP ბირთვში.
IP მიგრაციის ეს ნაკადი აკონფიგურირებს GPIO IP ბირთვს, რათა შეესაბამებოდეს ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR და ALTIOBUF IP ბირთვების პარამეტრებს, რაც საშუალებას გაძლევთ აღადგინოთ IP ბირთვი.
შენიშვნა: ზოგიერთი IP ბირთვი მხარს უჭერს IP მიგრაციის ნაკადს მხოლოდ კონკრეტულ რეჟიმებში. თუ თქვენი IP ბირთვი იმ რეჟიმშია, რომელიც არ არის მხარდაჭერილი, შეიძლება დაგჭირდეთ IP პარამეტრის რედაქტორის გაშვება GPIO IP ბირთვისთვის და IP ბირთვის ხელით კონფიგურაცია.
მიმდინარეობს თქვენი ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR და ALTIOBUF IP ბირთვების მიგრაცია
თქვენი ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR და ALTIOBUF IP ბირთვების მიგრაციისთვის GPIO Intel FPGA IP IP ბირთვში, მიჰყევით ამ ნაბიჯებს:
- გახსენით თქვენი ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ან ALTIOBUF IP ბირთვი IP პარამეტრის რედაქტორში.
- ში ამჟამად არჩეული მოწყობილობების ოჯახი, აირჩიეთ Intel Arria 10 or Intel Cyclone 10 GX.
- დააწკაპუნეთ დასრულება GPIO IP პარამეტრის რედაქტორის გასახსნელად.
IP პარამეტრის რედაქტორი აკონფიგურირებს GPIO IP ბირთვის პარამეტრებს ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ან ALTIOBUF ძირითადი პარამეტრების მსგავსი. - თუ ამ ორს შორის არის რაიმე შეუთავსებელი პარამეტრი, აირჩიეთ ახალი მხარდაჭერილი პარამეტრები.
- დააწკაპუნეთ დასრულება IP ბირთვის რეგენერაცია.
- შეცვალეთ თქვენი ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ან ALTIOBUF IP ბირთვის ინსტანცია RTL-ში GPIO IP ბირთვით.
შენიშვნა: GPIO IP-ის ძირითადი პორტების სახელები შეიძლება არ ემთხვეოდეს ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR ან ALTIOBUF IP ძირითადი პორტების სახელებს. ამიტომ, IP-ის ძირითადი სახელის უბრალოდ შეცვლა ინსტანციაში შეიძლება არ იყოს საკმარისი.
დაკავშირებული ინფორმაცია
შეყვანის და გამომავალი ავტობუსის მაღალი და დაბალი ბიტები მე-12 გვერდზე
სახელმძღვანელო: შეცვალეთ datain_h და datain_l პორტები Migrated IP-ში
თქვენი GPIO IP-ის მიგრაციისას წინა მოწყობილობებიდან GPIO IP ბირთვში, შეგიძლიათ ჩართოთ გამოიყენეთ ძველი უმაღლესი დონის პორტების სახელები ვარიანტი GPIO IP ძირითადი პარამეტრის რედაქტორში. თუმცა, ამ პორტების ქცევა GPIO IP ბირთვში განსხვავებულია IP ბირთვებისგან, რომლებიც გამოიყენება Stratix V, Arria V და Cyclone V მოწყობილობებისთვის.
GPIO IP ბირთვი ატარებს ამ პორტებს გამომავალ რეგისტრებში საათის ამ კიდეებზე:
- datain_h-აუტქროკის აღმავალ ზღვარზე
- datain_l - outclock-ის დაცემის ზღვარზე
თუ თქვენი GPIO IP გადაიტანეთ Stratix V, Arria V და Cyclone V მოწყობილობებიდან, შეცვალეთ datain_h და datain_l პორტები GPIO IP ბირთვის მიერ გენერირებული IP-ის ინსტალაციისას.
დაკავშირებული ინფორმაცია
შეყვანის და გამომავალი ავტობუსის მაღალი და დაბალი ბიტები მე-12 გვერდზე
GPIO Intel FPGA IP მომხმარებლის სახელმძღვანელო არქივები
IP ვერსიები იგივეა, რაც Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის ვერსიები v19.1-მდე. Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის 19.2 ან უფრო ახალი ვერსიიდან, IP ბირთვებს აქვთ IP ვერსიების ახალი სქემა.
თუ IP ძირითადი ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ვერსიის მომხმარებლის სახელმძღვანელო.
|
IP Core ვერსია |
მომხმარებლის სახელმძღვანელო |
| 20.0.0 | GPIO Intel FPGA IP მომხმარებლის სახელმძღვანელო: Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობები |
| 19.3.0 | GPIO Intel FPGA IP მომხმარებლის სახელმძღვანელო: Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობები |
| 19.3.0 | GPIO Intel FPGA IP მომხმარებლის სახელმძღვანელო: Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობები |
| 18.1 | GPIO Intel FPGA IP მომხმარებლის სახელმძღვანელო: Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობები |
| 18.0 | GPIO Intel FPGA IP მომხმარებლის სახელმძღვანელო: Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობები |
| 17.1 | Intel FPGA GPIO IP Core მომხმარებლის სახელმძღვანელო |
| 17.0 | Altera GPIO IP Core მომხმარებლის სახელმძღვანელო |
| 16.1 | Altera GPIO IP Core მომხმარებლის სახელმძღვანელო |
| 16.0 | Altera GPIO IP Core მომხმარებლის სახელმძღვანელო |
| 14.1 | Altera GPIO Megafunction მომხმარებლის სახელმძღვანელო |
| 13.1 | Altera GPIO Megafunction მომხმარებლის სახელმძღვანელო |
დოკუმენტის შესწორების ისტორია GPIO Intel FPGA IP მომხმარებლის სახელმძღვანელო: Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობები
|
დოკუმენტის ვერსია |
Intel Quartus Prime ვერსია | IP ვერსია |
ცვლილებები |
|
2021.07.15 |
21.2 |
20.0.0 |
განახლებულია დიაგრამა, რომელიც აჩვენებს გამარტივებულს view ერთჯერადი GPIO შეყვანის ბილიკი dout[0] dout[3]-მდე და dout[3] dout[0]-მდე განახლებისთვის. |
|
2021.03.29 |
21.1 |
20.0.0 |
GPIO IP ვერსიის ნომერი განახლებულია 20.0.0-მდე. |
|
2021.03.12 |
20.4 |
19.3.0 |
განახლებულია IP მიგრაციის სახელმძღვანელო, რათა დაზუსტდეს, რომ GPIO IP ამოძრავებს datain_h ამომავალ კიდეზე და datain_l დაცემაზე. |
|
2019.10.01 |
19.3 |
19.3.0 |
დაყოვნების ელემენტების შესახებ თემაში .qsf მინიჭების კოდებში გასწორებულია ბეჭდვითი შეცდომა. |
|
2019.03.04 |
18.1 |
18.1 |
შეყვანის ბილიკის შესახებ თემებში და გამომავალი და გამომავალი ჩართვის ბილიკები:
|
|
2018.08.28 |
18.0 |
18.0 |
|
| თარიღი | ვერსია | ცვლილებები |
| 2017 წლის ნოემბერი | 2017.11.06 |
|
| 2017 წლის მაისი | 2017.05.08 |
|
| 2016 წლის ოქტომბერი | 2016.10.31 |
|
| 2016 წლის აგვისტო | 2016.08.05 |
|
| 2014 წლის აგვისტო | 2014.08.18 |
|
| 2013 წლის ნოემბერი | 2013.11.29 | თავდაპირველი გამოშვება. |
GPIO Intel FPGA IP მომხმარებლის სახელმძღვანელო: Intel Arria 10 და Intel Cyclone 10 GX მოწყობილობები
დოკუმენტები / რესურსები
 |
intel GPIO Intel FPGA IP [pdf] მომხმარებლის სახელმძღვანელო GPIO Intel FPGA IP, GPIO, Intel FPGA IP, FPGA IP |
