Intel Chip ID FPGA IP ბირთვები

თითოეულ მხარდაჭერილ Intel® FPGA-ს აქვს უნიკალური 64-ბიტიანი ჩიპის ID. ჩიპის ID Intel FPGA IP ბირთვები საშუალებას გაძლევთ წაიკითხოთ ჩიპის ID მოწყობილობის იდენტიფიკაციისთვის.

დაკავშირებული ინფორმაცია

• Intel FPGA IP ბირთვების შესავალი
  • გთავაზობთ ზოგად ინფორმაციას Intel FPGA IP ბირთვების შესახებ, IP ბირთვების პარამეტრიზაციის, გენერირების, განახლებისა და სიმულაციის ჩათვლით.
• კომბინირებული სიმულატორის დაყენების სკრიპტის გენერირება
  • შექმენით სიმულაციური სკრიპტები, რომლებიც არ საჭიროებს ხელით განახლებებს პროგრამული უზრუნველყოფის ან IP ვერსიის განახლებისთვის.

მოწყობილობის მხარდაჭერა

IP ბირთვები	მხარდაჭერილი მოწყობილობები
ჩიპის ID Intel Stratix® 10 FPGA IP ბირთვი	Intel Stratix 10
უნიკალური ჩიპის ID Intel Arria® 10 FPGA IP ბირთვი	Intel Arria 10
უნიკალური ჩიპის ID Intel Cyclone® 10 GX FPGA IP ბირთვი	Intel Cyclone 10 GX
ჩიპის უნიკალური ID Intel MAX® 10 FPGA IP	Intel MAX 10
უნიკალური ჩიპის ID Intel FPGA IP ბირთვი	Stratix V Arria V ციკლონი V

დაკავშირებული ინფორმაცია

• უნიკალური ჩიპის ID Intel MAX 10 FPGA IP Core

ჩიპის ID Intel Stratix 10 FPGA IP Core

• ეს განყოფილება აღწერს ჩიპის ID Intel Stratix 10 FPGA IP ბირთვს.

ფუნქციური აღწერა

data_valid სიგნალი იწყება დაბალიდან საწყის მდგომარეობაში, როდესაც მოწყობილობიდან მონაცემები არ იკითხება. წაკითხული შეყვანის პორტში მაღალი-დაბალი პულსის მიწოდების შემდეგ, Chip ID Intel Stratix 10 FPGA IP კითხულობს ჩიპის უნიკალურ ID-ს. წაკითხვის შემდეგ, IP ბირთვი ამტკიცებს data_valid სიგნალს, რათა მიუთითოს, რომ გამომავალი პორტის უნიკალური ჩიპის ID მნიშვნელობა მზად არის მოსაძიებლად. ოპერაცია მეორდება მხოლოდ IP ბირთვის გადატვირთვისას. chip_id[63:0] გამომავალი პორტი ინახავს უნიკალური ჩიპის ID-ის მნიშვნელობას, სანამ არ დააკონფიგურირებთ მოწყობილობას ან არ გადატვირთავთ IP ბირთვს.

შენიშვნა: თქვენ არ შეგიძლიათ Chip ID IP ბირთვის სიმულაცია, რადგან IP ბირთვი იღებს პასუხს ჩიპის ID მონაცემებზე SDM-დან. ამ IP ბირთვის დასადასტურებლად, Intel გირჩევთ შეასრულოთ ტექნიკის შეფასება.

პორტები

სურათი 1: ჩიპის ID Intel Stratix 10 FPGA IP Core პორტები

ცხრილი 2: ჩიპის ID Intel Stratix 10 FPGA IP Core პორტების აღწერა

პორტი	I/O	ზომა (ბიტი)	აღწერა
დააწკაპუნეთ	შეყვანა	1	აწვდის საათის სიგნალს ჩიპის ID ბლოკში. მაქსიმალური მხარდაჭერილი სიხშირე თქვენი სისტემის საათის ექვივალენტურია.
გადატვირთვა	შეყვანა	1	სინქრონული გადატვირთვა, რომელიც აღადგენს IP ბირთვს. IP ბირთვის გადატვირთვისთვის, დაამტკიცეთ გადატვირთვის სიგნალი მაღალი მინიმუმ 10 კლიკინის ციკლისთვის.
data_valid	გამომავალი	1	მიუთითებს, რომ უნიკალური ჩიპის ID მზად არის მოსაძიებლად. თუ სიგნალი დაბალია, IP ბირთვი საწყის მდგომარეობაშია ან მიმდინარეობს მონაცემების ჩატვირთვა დაუკრავენ ID-დან. მას შემდეგ, რაც IP ბირთვი ამტკიცებს სიგნალს, მონაცემები მზად არის ამოსაღებად chip_id[63..0] გამომავალ პორტში.
chip_id	გამომავალი	64	მიუთითებს ჩიპის უნიკალურ ID-ს შესაბამისი საფუარის ID მდებარეობის მიხედვით. მონაცემები მოქმედებს მხოლოდ მას შემდეგ, რაც IP ბირთვი დაადასტურებს data_valid სიგნალს. ჩართვისას მნიშვნელობა აღდგება 0-მდე. chip_id [63:0]გამომავალი პორტი ინახავს უნიკალური ჩიპის ID-ს მნიშვნელობას, სანამ არ დააკონფიგურირებთ მოწყობილობას ან არ გადატვირთავთ IP ბირთვს.
წაიკითხა	შეყვანა	1	წაკითხული სიგნალი გამოიყენება მოწყობილობიდან ID მნიშვნელობის წასაკითხად. ყოველ ჯერზე, როცა სიგნალის მნიშვნელობა იცვლება 1-დან 0-მდე, IP ბირთვი ააქტიურებს წაკითხვის ID ოპერაციას. გამოუყენებლობისას სიგნალი 0-მდე უნდა მიიყვანოთ. წაკითხვის ID ოპერაციის დასაწყებად, ატარეთ სიგნალი მაღალ დონეზე მინიმუმ 3 საათის ციკლის განმავლობაში, შემდეგ ჩამოწიეთ ის დაბალზე. IP ბირთვი იწყებს ჩიპის ID-ის მნიშვნელობის კითხვას.

ჩიპის ID Intel Stratix 10 FPGA IP წვდომა სიგნალის შეხების საშუალებით

როდესაც თქვენ გადართავთ წაკითხულ სიგნალს, Chip ID Intel Stratix 10 FPGA IP ბირთვი იწყებს ჩიპის ID-ის კითხვას Intel Stratix 10 მოწყობილობიდან. როდესაც ჩიპის ID მზად არის, Chip ID Intel Stratix 10 FPGA IP ბირთვი ამტკიცებს data_valid სიგნალს და ამთავრებს JTAG წვდომა.

შენიშვნა: დაუშვით tCD2UM-ის ექვივალენტური დაყოვნება ჩიპის სრული კონფიგურაციის შემდეგ, სანამ ცდილობთ ჩიპის უნიკალური ID-ს წაკითხვას. იხილეთ მოწყობილობის მონაცემთა შესაბამისი ცხრილი tCD2UM მნიშვნელობისთვის.

ჩიპის ID Intel Stratix 10 FPGA IP Core-ის გადატვირთვა

IP ბირთვის გადატვირთვისთვის, თქვენ უნდა დაამტკიცოთ გადატვირთვის სიგნალი მინიმუმ ათი საათის ციკლის განმავლობაში.

შენიშვნა

1. Intel Stratix 10 მოწყობილობებისთვის, არ გადატვირთოთ IP ბირთვი მინიმუმ tCD2UM-მდე ჩიპის სრული ინიციალიზაციის შემდეგ. იხილეთ მოწყობილობის მონაცემთა შესაბამისი ცხრილი tCD2UM მნიშვნელობისთვის.
2. IP ძირითადი ინსტანციაციის სახელმძღვანელო მითითებებისთვის, თქვენ უნდა მიმართოთ Intel Stratix 10 Reset Release IP განყოფილებას Intel Stratix 10 კონფიგურაციის მომხმარებლის სახელმძღვანელოში.

დაკავშირებული ინფორმაცია

Intel Stratix 10 კონფიგურაციის მომხმარებლის სახელმძღვანელო

• გთავაზობთ მეტ ინფორმაციას Intel Stratix 10 Reset Release IP-ის შესახებ.

ჩიპის ID Intel FPGA IP ბირთვები

ეს განყოფილება აღწერს შემდეგ IP ბირთვებს

• უნიკალური ჩიპის ID Intel Arria 10 FPGA IP ბირთვი
• უნიკალური ჩიპის ID Intel Cyclone 10 GX FPGA IP ბირთვი
• უნიკალური ჩიპის ID Intel FPGA IP ბირთვი

ფუნქციური აღწერა

data_valid სიგნალი იწყება დაბალიდან საწყის მდგომარეობაში, როდესაც მოწყობილობიდან მონაცემები არ იკითხება. clkin შეყვანის პორტში საათის სიგნალის მიწოდების შემდეგ, Chip ID Intel FPGA IP ბირთვი კითხულობს ჩიპის უნიკალურ ID-ს. წაკითხვის შემდეგ, IP ბირთვი ამტკიცებს data_valid სიგნალს, რათა მიუთითოს, რომ გამომავალი პორტის უნიკალური ჩიპის ID მნიშვნელობა მზად არის მოსაძიებლად. ოპერაცია მეორდება მხოლოდ IP ბირთვის გადატვირთვისას. chip_id[63:0] გამომავალი პორტი ინახავს უნიკალური ჩიპის ID-ის მნიშვნელობას, სანამ არ დააკონფიგურირებთ მოწყობილობას ან არ გადატვირთავთ IP ბირთვს.

შენიშვნა: Intel Chip ID IP ბირთვს არ აქვს სიმულაციური მოდელი fileს. ამ IP ბირთვის დასადასტურებლად, Intel გირჩევთ შეასრულოთ ტექნიკის შეფასება.

სურათი 2: ჩიპის ID Intel FPGA IP Core პორტები

ცხრილი 3: ჩიპის ID Intel FPGA IP Core პორტების აღწერა

პორტი	I/O	ზომა (ბიტი)	აღწერა
დააწკაპუნეთ	შეყვანა	1	აწვდის საათის სიგნალს ჩიპის ID ბლოკში. მაქსიმალური მხარდაჭერილი სიხშირეები შემდეგია: • Intel Arria 10-ისთვის და Intel Cyclone 10 GX-ისთვის: 30 MHz. • Intel MAX 10, Stratix V, Arria V და Cyclone V-სთვის: 100 MHz.
გადატვირთვა	შეყვანა	1	სინქრონული გადატვირთვა, რომელიც აღადგენს IP ბირთვს. IP ბირთვის გადატვირთვისთვის, დაამტკიცეთ გადატვირთვის სიგნალი მაღალი მინიმუმ 10 clkin ციკლისთვის (1). chip_id [63:0]გამომავალი პორტი ინახავს უნიკალური ჩიპის ID-ს მნიშვნელობას, სანამ არ დააკონფიგურირებთ მოწყობილობას ან არ გადატვირთავთ IP ბირთვს.
data_valid	გამომავალი	1	მიუთითებს, რომ უნიკალური ჩიპის ID მზად არის მოსაძიებლად. თუ სიგნალი დაბალია, IP ბირთვი საწყის მდგომარეობაშია ან მიმდინარეობს მონაცემების ჩატვირთვა დაუკრავენ ID-დან. მას შემდეგ, რაც IP ბირთვი ამტკიცებს სიგნალს, მონაცემები მზად არის ამოსაღებად chip_id[63..0] გამომავალ პორტში.
chip_id	გამომავალი	64	მიუთითებს ჩიპის უნიკალურ ID-ს შესაბამისი საფუარის ID მდებარეობის მიხედვით. მონაცემები მოქმედებს მხოლოდ მას შემდეგ, რაც IP ბირთვი დაადასტურებს data_valid სიგნალს. ჩართვისას მნიშვნელობა აღდგება 0-მდე.

წვდომა უნიკალური ჩიპის ID Intel Arria 10 FPGA IP-ზე და უნიკალური ჩიპის ID Intel Cyclone 10 GX FPGA IP სიგნალის შეხებით

შენიშვნა: Intel Arria 10 და Intel Cyclone 10 GX ჩიპის ID მიუწვდომელია, თუ თქვენ გაქვთ სხვა სისტემები ან IP ბირთვები, რომლებიც წვდებიან JTAG ერთდროულად. მაგampასევე, Signal Tap II Logic Analyzer, Transceiver Toolkit, სისტემაში არსებული სიგნალები ან ზონდები და SmartVID Controller IP ბირთვი.

როდესაც გადართავთ გადატვირთვის სიგნალს, Unique Chip ID Intel Arria 10 FPGA IP და Unique Chip ID Intel Cyclone 10 GX FPGA IP ბირთვები იწყებენ ჩიპის ID-ს კითხვას Intel Arria 10 ან Intel Cyclone 10 GX მოწყობილობიდან. როდესაც ჩიპის ID მზად არის, უნიკალური ჩიპის ID Intel Arria 10 FPGA IP და უნიკალური ჩიპის ID Intel Cyclone 10 GX FPGA IP ბირთვები ამტკიცებენ data_valid სიგნალს და სრულდება JTAG წვდომა.

შენიშვნა: დაუშვით tCD2UM-ის ექვივალენტური დაყოვნება ჩიპის სრული კონფიგურაციის შემდეგ, სანამ ცდილობთ ჩიპის უნიკალური ID-ს წაკითხვას. იხილეთ მოწყობილობის მონაცემთა შესაბამისი ცხრილი tCD2UM მნიშვნელობისთვის.

ჩიპის ID Intel FPGA IP Core-ის გადატვირთვა

IP ბირთვის გადატვირთვისთვის, თქვენ უნდა დაამტკიცოთ გადატვირთვის სიგნალი მინიმუმ ათი საათის ციკლის განმავლობაში. გადატვირთვის სიგნალის მოხსნის შემდეგ, IP ბირთვი ხელახლა კითხულობს უნიკალურ ჩიპს ID ბლოკიდან. IP ბირთვი ამტკიცებს data_valid სიგნალს ოპერაციის დასრულების შემდეგ.

შენიშვნა: Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V და Cyclone V მოწყობილობებისთვის, არ გადატვირთოთ IP ბირთვი მინიმუმ tCD2UM-მდე ჩიპის სრული ინიციალიზაციის შემდეგ. იხილეთ მოწყობილობის მონაცემთა შესაბამისი ცხრილი tCD2UM მნიშვნელობისთვის.

ჩიპის ID Intel FPGA IP Cores მომხმარებლის სახელმძღვანელო არქივები

თუ IP ძირითადი ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ვერსიის მომხმარებლის სახელმძღვანელო.

IP Core ვერსია	მომხმარებლის სახელმძღვანელო
18.1	ჩიპის ID Intel FPGA IP Cores მომხმარებლის სახელმძღვანელო
18.0	ჩიპის ID Intel FPGA IP Cores მომხმარებლის სახელმძღვანელო

დოკუმენტის გადასინჯვის ისტორია ჩიპის ID Intel FPGA IP Cores-ის მომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია	Intel Quartus® პრემიერ ვერსია	ცვლილებები
2022.09.26	20.3	ამოღებულია პროექტის მართვის საუკეთესო პრაქტიკა ბმული. განახლებულია ფუნქციური აღწერა ჩიპის ID-ში Intel Stratix 10 FPGA IP Core. განახლებულია ფუნქციური აღწერა ჩიპის ID Intel FPGA IP ბირთვებში.
2020.10.05	20.3	განახლებულია clkin-ის და გადატვირთვის პორტების აღწერა ცხრილში: ჩიპის ID Intel FPGA IP Core პორტების აღწერა Intel MAX 10 დეტალების ჩათვლით. განახლებულია ჩიპის ID Intel FPGA IP Core-ის გადატვირთვა განყოფილება, რომელიც მოიცავს Intel MAX 10 მოწყობილობის მხარდაჭერას.
2019.05.17	19.1	განახლებულია ჩიპის ID Intel Stratix 10 FPGA IP Core-ის გადატვირთვა თემა, რომ დაამატოთ მეორე შენიშვნა IP ძირითადი ინსტანციის სახელმძღვანელო მითითებებთან დაკავშირებით.
2019.02.19	18.1	დამატებულია მხარდაჭერა Intel MAX 10 მოწყობილობებისთვის IP ბირთვები და მხარდაჭერილი მოწყობილობები მაგიდა.
2018.12.24	18.1	დაემატა ჩიპის ID Intel FPGA IP Cores მომხმარებლის სახელმძღვანელო არქივები განყოფილება.  დოკუმენტის რესტრუქტურიზაცია მოახდინა შესაბამისი მხარდაჭერილი მოწყობილობების შესახებ მეტი ინფორმაციის მისაღებად.
2018.06.08	18.0	განახლებულია წაკითხული პორტის აღწერა. განახლებულია გადატვირთვის პორტის აღწერა.
2018.05.07	18.0	დამატებულია Readid პორტი Chip ID Intel Stratix 10 FPGA IP IP ბირთვისთვის.

 

თარიღი	ვერსია	ცვლილებები
2017 წლის დეკემბერი	2017.12.11	დოკუმენტის სათაური განახლებულია Altera Unique Chip ID IP Core მომხმარებლის სახელმძღვანელო. დამატებულია მოწყობილობის მხარდაჭერა განყოფილება.  კომბინირებული და დამატებული ინფორმაცია Altera Arria 10 უნიკალური Chip ID IP Core მომხმარებლის სახელმძღვანელო და Stratix 10 Unique Chip ID IP Core მომხმარებლის სახელმძღვანელო. რებრენდირებულია Intel-ზე. განახლებულია ფუნქციური აღწერა. დამატებულია Intel Cyclone 10 GX მოწყობილობის მხარდაჭერა.
2016 წლის მაისი	2016.05.02	ამოღებულია სტანდარტული IP ძირითადი ინფორმაცია და დაემატა ბმული Quartus Prime სახელმძღვანელოს. განახლებული შენიშვნა Arria 10 მოწყობილობის მხარდაჭერის შესახებ.
სექტემბერი, 2014 წელი	2014.09.02	• განახლებულია დოკუმენტის სათაური, რათა ასახავდეს „Altera Unique Chip ID“ IP ბირთვის ახალ სახელს.

თარიღი	ვერსია	ცვლილებები
აგვისტო, 2014 წელი	2014.08.18	განახლებულია პარამეტრიზაციის ნაბიჯები მოძველებული პარამეტრების რედაქტორისთვის. დამატებულია შენიშვნა, რომ ამ IP ბირთვს არ აქვს Arria 10 დიზაინის მხარდაჭერა.
ივნისი, 2014 წელი	2014.06.30	MegaWizard Plug-In Manager-ის ინფორმაცია ჩაანაცვლა IP კატალოგით. დამატებულია სტანდარტული ინფორმაცია IP ბირთვების განახლების შესახებ. დამატებულია სტანდარტული ინსტალაციისა და ლიცენზირების ინფორმაცია. ამოღებულია მოწყობილობის მხარდაჭერის დონის მოძველებული ინფორმაცია. IP ძირითადი მოწყობილობის მხარდაჭერა ახლა ხელმისაწვდომია IP კატალოგში და პარამეტრების რედაქტორში.
სექტემბერი, 2013 წელი	2013.09.20	განახლებულია „FPGA მოწყობილობის ჩიპის ID-ის მოპოვება“ „FPGA მოწყობილობის უნიკალური ჩიპის ID-ის მიღებაზე“ გადათარგმნით.
2013 წლის მაისი	1.0	თავდაპირველი გამოშვება.

გამოხმაურების გაგზავნა

დოკუმენტები / რესურსები

Intel Chip ID FPGA IP ბირთვები [pdf] მომხმარებლის სახელმძღვანელო ჩიპის ID FPGA IP ბირთვები, ჩიპის ID, FPGA IP ბირთვები, IP ბირთვები

ცნობები

• მომხმარებლის სახელმძღვანელო