F-Tile Interlaken Intel FPGA IP Design Example
სწრაფი დაწყების სახელმძღვანელო
F-Tile Interlaken Intel® FPGA IP ბირთვი უზრუნველყოფს სიმულაციური ტესტის სკამს. ტექნიკის დიზაინი მაგampკომპილაციისა და ტექნიკის ტესტირების მხარდაჭერა ხელმისაწვდომი იქნება Intel Quartus® Prime Pro Edition პროგრამული უზრუნველყოფის 21.4 ვერსიაში. როდესაც თქვენ გენერირებთ დიზაინს ყოფილიample, პარამეტრის რედაქტორი ავტომატურად ქმნის fileაუცილებელია დიზაინის სიმულაცია, შედგენა და ტესტირება.
საცდელი მაგიდა და დიზაინი ეგampმხარს უჭერს NRZ და PAM4 რეჟიმს F-კრამიტის მოწყობილობებისთვის. F-Tile Interlaken Intel FPGA IP ბირთვი წარმოქმნის დიზაინს examples ზოლების რაოდენობის და მონაცემთა სიჩქარის შემდეგი მხარდაჭერილი კომბინაციებისთვის.
IP მხარდაჭერილი ხაზების რაოდენობისა და მონაცემთა სიჩქარის კომბინაციები
შემდეგი კომბინაციები მხარდაჭერილია Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფის 21.3 ვერსიაში. ყველა სხვა კომბინაცია იქნება მხარდაჭერილი Intel Quartus Prime Pro Edition-ის მომავალ ვერსიაში.
|
ზოლების რაოდენობა |
ზოლის სიხშირე (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | დიახ | – | დიახ | დიახ | – |
| 6 | – | – | – | დიახ | დიახ |
| 8 | – | – | დიახ | დიახ | – |
| 10 | – | – | დიახ | დიახ | – |
| 12 | – | დიახ | დიახ | დიახ | – |
სურათი 1. დიზაინის განვითარების ეტაპები მაგample
შენიშვნა: ტექნიკის შედგენა და ტესტირება ხელმისაწვდომი იქნება Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფის 21.4 ვერსიაში.
F-Tile Interlaken Intel FPGA IP core დიზაინი example მხარს უჭერს შემდეგ მახასიათებლებს:
- შიდა TX to RX სერიული მარყუჟის რეჟიმი
- ავტომატურად წარმოქმნის ფიქსირებული ზომის პაკეტებს
- პაკეტის შემოწმების ძირითადი შესაძლებლობები
- სისტემის კონსოლის გამოყენების შესაძლებლობა დიზაინის ხელახალი ტესტირების მიზნით გადატვირთვისთვის
სურათი 2.მაღალი დონის ბლოკის დიაგრამა
დაკავშირებული ინფორმაცია
- F-Tile Interlaken Intel FPGA IP მომხმარებლის სახელმძღვანელო
- F-Tile Interlaken Intel FPGA IP გამოშვების შენიშვნები
ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები
ყოფილის შესამოწმებლადampდიზაინისთვის გამოიყენეთ შემდეგი აპარატურა და პროგრამული უზრუნველყოფა:
- Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფის ვერსია 21.3
- სისტემის კონსოლი
- მხარდაჭერილი სიმულატორი:
- Synopsys* VCS*
- Synopsys VCS MX
- Siemens* EDA ModelSim* SE ან Questa*
შენიშვნა: ტექნიკის მხარდაჭერა დიზაინის მაგample ხელმისაწვდომი იქნება Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფის 21.4 ვერსიაში.
დიზაინის გენერირება
სურათი 3. პროცედურა
მიჰყევით ამ ნაბიჯებს დიზაინის გენერირებისთვის ყოფილიample და testbench:
- Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში დააწკაპუნეთ File ➤ New Project Wizard ახალი Intel Quartus Prime პროექტის შესაქმნელად, ან დააწკაპუნეთ File ➤ გახსენით Project არსებული Intel Quartus Prime პროექტის გასახსნელად. ოსტატი მოგთხოვთ მიუთითოთ მოწყობილობა.
- მიუთითეთ Agilex-ის მოწყობილობების ოჯახი და აირჩიეთ F-Tile მოწყობილობა თქვენი დიზაინისთვის.
- IP კატალოგში იპოვეთ და ორჯერ დააწკაპუნეთ F-Tile Interlaken Intel FPGA IP. გამოჩნდება ახალი IP ვარიანტის ფანჯარა.
- მიუთითეთ უმაღლესი დონის სახელი თქვენი ინდივიდუალური IP ვარიაციისთვის. პარამეტრის რედაქტორი ინახავს IP ვარიაციის პარამეტრებს a file დაასახელა .ip.
- დააწკაპუნეთ OK. გამოჩნდება პარამეტრის რედაქტორი.
სურათი 4. გამampდიზაინის ჩანართი
6. IP ჩანართზე მიუთითეთ თქვენი IP ძირითადი ვარიაციის პარამეტრები.
7. ყოფილზეampჩანართზე Design, აირჩიეთ Simulation ოფცია ტესტის სკალის გენერირებისთვის.
შენიშვნა: სინთეზის ვარიანტი განკუთვნილია ტექნიკისთვის მაგampდიზაინი, რომელიც ხელმისაწვდომი იქნება Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფის 21.4 ვერსიაში.
8. გენერირებული HDL ფორმატისთვის ხელმისაწვდომია Verilog და VHDL ვარიანტი.
9. დააწკაპუნეთ Generate Exampდიზაინი. აირჩიეთ Exampჩნდება დიზაინის დირექტორიას ფანჯარა.
10. თუ გსურთ დიზაინის მოდიფიცირება ყოფილიampდირექტორიას ბილიკი ან სახელი ნაჩვენები ნაგულისხმევიდან (ilk_f_0_example_design), დაათვალიერეთ ახალი გზა და ჩაწერეთ ახალი დიზაინი exampდირექტორიის სახელი.
11. დააჭირეთ OK- ს.
შენიშვნა: F-Tile Interlaken Intel FPGA IP დიზაინში ყოფილიampასევე, SystemPLL ინსტანცირდება ავტომატურად და უკავშირდება F-Tile Interlaken Intel FPGA IP ბირთვს. SystemPLL იერარქიის გზა დიზაინში მაგample არის:
example_design.test_env_inst.test_dut.dut.pll
SystemPLL დიზაინში მაგample იზიარებს იგივე 156.26 MHz საცნობარო საათს, როგორც გადამცემი.
დირექტორია სტრუქტურა
F-Tile Interlaken Intel FPGA IP ბირთვი წარმოქმნის შემდეგს files დიზაინისთვის მაგampლე:
სურათი 5. დირექტორია სტრუქტურა
ცხრილი 2. ტექნიკის დიზაინი მაგample File აღწერილობები
ესენი fileს-ში არიანample_installation_dir>/ilk_f_0_example_design დირექტორია.
| File სახელები | აღწერა |
| example_design.qpf | Intel Quartus Prime პროექტი file. |
| example_design.qsf | Intel Quartus Prime პროექტის პარამეტრები file |
| example_design.sdc jtag_timing_template.sdc | Synopsys დიზაინის შეზღუდვა file. თქვენ შეგიძლიათ დააკოპიროთ და შეცვალოთ თქვენი საკუთარი დიზაინისთვის. |
| sysconsole_testbench.tcl | მთავარი file სისტემის კონსოლზე წვდომისთვის |
შენიშვნა: ტექნიკის მხარდაჭერა დიზაინის მაგample ხელმისაწვდომი იქნება Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფის 21.4 ვერსიაში.
ცხრილი 3. ტესტის მაგიდა File აღწერა
ეს file არისample_installation_dir>/ilk_f_0_example_design/ ყოფილიample_design/rtl დირექტორია.
| File სახელი | აღწერა |
| top_tb.sv | უმაღლესი დონის საცდელი მაგიდა file. |
ცხრილი 4. Testbench Scripts
ესენი fileს-ში არიანample_installation_dir>/ilk_f_0_example_design/ ყოფილიample_design/testbench დირექტორია
| File სახელი | აღწერა |
| run_vcs.sh | Synopsys VCS სკრიპტი საცდელ მაგიდაზე გასაშვებად. |
| run_vcsmx.sh | Synopsys VCS MX სკრიპტი საცდელ მაგიდაზე გასაშვებად. |
| run_mentor.tcl | Siemens EDA ModelSim SE ან Questa სკრიპტი საცდელ მაგიდაზე გასაშვებად. |
დიზაინის სიმულაცია მაგample Testbench
სურათი 6. პროცედურა
მიჰყევით ამ ნაბიჯებს ტესტის მაგიდის სიმულაციისთვის:
- ბრძანების სტრიქონში გადადით testbench სიმულაციის დირექტორიაში. დირექტორია გზა არისample_installation_dir>/example_design/ ტესტის მაგიდა.
- გაუშვით სიმულაციური სკრიპტი თქვენი არჩეული მხარდაჭერილი სიმულატორისთვის. სკრიპტი აგროვებს და აწარმოებს ტესტის მაგიდას სიმულატორში. თქვენმა სკრიპტმა უნდა შეამოწმოს, რომ SOP და EOP რაოდენობა ემთხვევა სიმულაციის დასრულების შემდეგ.
ცხრილი 5. ნაბიჯები სიმულაციის გასაშვებად
| სიმულატორი | ინსტრუქციები |
|
VCS |
ბრძანების სტრიქონში ჩაწერეთ:
sh run_vcs.sh |
|
VCS MX |
ბრძანების სტრიქონში ჩაწერეთ:
sh run_vcsmx.sh |
|
ModelSim SE ან Questa |
ბრძანების სტრიქონში ჩაწერეთ:
vsim -do run_mentor.tcl თუ გირჩევნიათ სიმულაცია ModelSim GUI-ის გამოტანის გარეშე, აკრიფეთ:
vsim -c -do run_mentor.tcl |
3. შედეგების ანალიზი. წარმატებული სიმულაცია აგზავნის და იღებს პაკეტებს და აჩვენებს "Test PASSED".
ტესტის სკამი დიზაინისთვის ყოფილიample ასრულებს შემდეგ დავალებებს:
- ახდენს F-Tile Interlaken Intel FPGA IP ბირთვს.
- ბეჭდავს PHY სტატუსს.
- ამოწმებს მეტაკადრის სინქრონიზაციას (SYNC_LOCK) და სიტყვების (ბლოკის) საზღვრებს (WORD_LOCK).
- ელოდება ცალკეული ზოლების ჩაკეტვას და გასწორებას.
- იწყებს პაკეტების გადაცემას.
- ამოწმებს პაკეტის სტატისტიკას:
- CRC24 შეცდომები
- SOPs
- EOPs
შემდეგი სample გამომავალი ასახავს წარმატებულ სიმულაციური ტესტის გაშვებას:
დიზაინის შედგენა ექსample
- უზრუნველყოს ყოფილიampდიზაინის გენერაცია დასრულებულია.
- Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში გახსენით Intel Quartus Prime პროექტიample_installation_dir>/example_design.qpf>.
- დამუშავების მენიუში დააჭირეთ შედგენის დაწყებას.
დიზაინი მაგampდა აღწერა
დიზაინი მაგample აჩვენებს ინტერლაკენის IP ბირთვის ფუნქციონალურობას.
დიზაინი მაგampკომპონენტები
ყოფილმაample design აკავშირებს სისტემის და PLL საცნობარო საათებს და საჭირო დიზაინის კომპონენტებს. ყოფილმაample design აკონფიგურირებს IP ბირთვს შიდა loopback რეჟიმში და წარმოქმნის პაკეტებს IP core TX მომხმარებლის მონაცემთა გადაცემის ინტერფეისზე. IP ბირთვი აგზავნის ამ პაკეტებს შიდა მარყუჟის გზაზე გადამცემის მეშვეობით.
მას შემდეგ, რაც IP ბირთვის მიმღები მიიღებს პაკეტებს loopback გზაზე, ის ამუშავებს ინტერლაკენის პაკეტებს და გადასცემს მათ RX მომხმარებლის მონაცემთა გადაცემის ინტერფეისზე. ყოფილმაample design ამოწმებს, რომ მიღებული და გადაცემული პაკეტები ემთხვევა.
F-Tile Interlaken Intel IP დიზაინი example მოიცავს შემდეგ კომპონენტებს:
- F-Tile Interlaken Intel FPGA IP ბირთვი
- პაკეტის გენერატორი და პაკეტის შემმოწმებელი
- F-Tile საცნობარო და სისტემის PLL საათები Intel FPGA IP ბირთვი
ინტერფეისის სიგნალები
ცხრილი 6. დიზაინი მაგampინტერფეისის სიგნალები
| პორტის სახელი | მიმართულება | სიგანე (ბიტი) | აღწერა |
|
mgmt_clk |
შეყვანა |
1 |
სისტემის საათის შეყვანა. საათის სიხშირე უნდა იყოს 100 MHz. |
|
pll_ref_clk |
შეყვანა |
1 |
გადამცემის საცნობარო საათი. მართავს RX CDR PLL. |
| rx_pin | შეყვანა | ზოლების რაოდენობა | მიმღების SERDES მონაცემთა პინი. |
| tx_pin | გამომავალი | ზოლების რაოდენობა | SERDES მონაცემთა პინის გადაცემა. |
| rx_pin_n(1) | შეყვანა | ზოლების რაოდენობა | მიმღების SERDES მონაცემთა პინი. |
| tx_pin_n(1) | გამომავალი | ზოლების რაოდენობა | SERDES მონაცემთა პინის გადაცემა. |
|
mac_clk_pll_ref |
შეყვანა |
1 |
ეს სიგნალი უნდა ამოძრავებდეს PLL-ს და უნდა გამოიყენოს იგივე საათის წყარო, რომელიც ამოძრავებს pll_ref_clk.
ეს სიგნალი ხელმისაწვდომია მხოლოდ PAM4 რეჟიმის მოწყობილობის ვარიაციებში. |
| usr_pb_reset_n | შეყვანა | 1 | სისტემის გადატვირთვა. |
(1) ხელმისაწვდომია მხოლოდ PAM4 ვარიანტებში.
ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე.
*სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
რუკაზე რეგისტრაცია
შენიშვნა:
- დიზაინი მაგampრეგისტრის მისამართი იწყება 0x20**-ით, ხოლო ინტერლაკენის IP ძირითადი რეგისტრის მისამართი იწყება 0x10**-ით.
- F-ფილა PHY რეგისტრის მისამართი იწყება 0x30**-ით, ხოლო F-ფილა FEC რეგისტრის მისამართი იწყება 0x40**-ით. FEC რეგისტრი ხელმისაწვდომია მხოლოდ PAM4 რეჟიმში.
- წვდომის კოდი: RO — მხოლოდ წაკითხვა და RW — წაკითხვა/ჩაწერა.
- სისტემის კონსოლი კითხულობს დიზაინს ყოფილიample რეგისტრირებს და აცნობებს ტესტის სტატუსს ეკრანზე.
ცხრილი 7. დიზაინი მაგample რეგისტრაცია რუკა
| ოფსეტი | სახელი | წვდომა | აღწერა |
| 8:00 | დაცულია | ||
| 8:01 | დაცულია | ||
|
8:02 |
სისტემის PLL გადატვირთვა |
RO |
შემდეგი ბიტები მიუთითებს სისტემის PLL გადატვირთვის მოთხოვნას და მნიშვნელობის ჩართვას:
• ბიტი [0] – sys_pll_rst_req • ბიტი [1] – sys_pll_rst_en |
| 8:03 | RX ზოლი გასწორებულია | RO | მიუთითებს RX ზოლის გასწორებაზე. |
|
8:04 |
WORD ჩაკეტილია |
RO |
[NUM_LANES–1:0] – სიტყვების (ბლოკის) საზღვრების იდენტიფიკაცია. |
| 8:05 | სინქრონიზაცია ჩაკეტილია | RO | [NUM_LANES–1:0] – მეტაფრამის სინქრონიზაცია. |
| 8:06 – 8:09 | CRC32 შეცდომების რაოდენობა | RO | მიუთითებს CRC32 შეცდომების რაოდენობაზე. |
| 8'h0A | CRC24 შეცდომების რაოდენობა | RO | მიუთითებს CRC24 შეცდომების რაოდენობაზე. |
|
8'h0B |
სიგნალი გადადინება/დადინება |
RO |
შემდეგი ბიტები მიუთითებს:
• ბიტი [3] – TX წყალქვეშა სიგნალი • ბიტი [2] – TX გადინების სიგნალი • ბიტი [1] – RX გადინების სიგნალი |
| 8h0C | SOP რაოდენობა | RO | მიუთითებს SOP-ის რაოდენობას. |
| 8 საათი 0D | EOP რაოდენობა | RO | მიუთითებს EOP-ის რაოდენობას |
|
8'h0E |
შეცდომების რაოდენობა |
RO |
მიუთითებს შემდეგი შეცდომების რაოდენობაზე:
• ზოლის გასწორების დაკარგვა • უკანონო საკონტროლო სიტყვა • ჩარჩოების უკანონო ნიმუში • გამოტოვებული SOP ან EOP მაჩვენებელი |
| 8'h0F | send_data_mm_clk | RW | ჩაწერეთ 1 ბიტამდე [0] გენერატორის სიგნალის გასააქტიურებლად. |
|
8:10 |
შემოწმების შეცდომა |
მიუთითებს შემოწმების შეცდომაზე. (SOP მონაცემთა შეცდომა, არხის ნომრის შეცდომა და PLD მონაცემთა შეცდომა) | |
| 8:11 | სისტემის PLL საკეტი | RO | ბიტი [0] მიუთითებს PLL დაბლოკვის მითითებაზე. |
|
8:14 |
TX SOP რაოდენობა |
RO |
მიუთითებს პაკეტის გენერატორის მიერ გენერირებული SOP-ის რაოდენობას. |
|
8:15 |
TX EOP რაოდენობა |
RO |
მიუთითებს პაკეტის გენერატორის მიერ გენერირებული EOP-ის რაოდენობას. |
| 8:16 | უწყვეტი პაკეტი | RW | ჩაწერეთ 1 ბიტამდე [0] უწყვეტი პაკეტის გასააქტიურებლად. |
| განაგრძო… | |||
| ოფსეტი | სახელი | წვდომა | აღწერა |
| 8:39 | ECC შეცდომების რაოდენობა | RO | მიუთითებს ECC შეცდომების რაოდენობაზე. |
| 8:40 | ECC-მ შეასწორა შეცდომების რაოდენობა | RO | მიუთითებს შესწორებული ECC შეცდომების რაოდენობაზე. |
| 8:50 | tile_tx_rst_n | WO | კრამიტის გადატვირთვა SRC-ზე TX-ისთვის. |
| 8:51 | tile_rx_rst_n | WO | კრამიტის გადატვირთვა SRC-ზე RX-ისთვის. |
| 8:52 | tile_tx_rst_ack_n | RO | კრამიტის გადატვირთვის დადასტურება SRC-დან TX-ისთვის. |
| 8:53 | tile_rx_rst_ack_n | RO | კრამიტის გადატვირთვის დადასტურება SRC-დან RX-ისთვის. |
გადატვირთვა
F-Tile Interlaken Intel FPGA IP ბირთვში, თქვენ იწყებთ გადატვირთვას (reset_n=0) და გააჩერებთ სანამ IP ბირთვი არ დააბრუნებს გადატვირთვის დადასტურებას (reset_ack_n=0). გადატვირთვის ამოღების შემდეგ (reset_n=1), გადატვირთვის აღიარება უბრუნდება საწყის მდგომარეობას
(reset_ack_n=1). დიზაინში ყოფილიampასევე, rst_ack_sticky რეგისტრი ინახავს გადატვირთვის აღიარების მტკიცებას და შემდეგ იწვევს გადატვირთვის ამოღებას (reset_n=1). თქვენ შეგიძლიათ გამოიყენოთ ალტერნატიული მეთოდები, რომლებიც შეესაბამება თქვენს დიზაინს.
მნიშვნელოვანია: ნებისმიერ სცენარში, სადაც საჭიროა შიდა სერიული მარყუჟი, თქვენ უნდა გაათავისუფლოთ F-ფილის TX და RX ცალკე კონკრეტული თანმიმდევრობით. დამატებითი ინფორმაციისთვის იხილეთ სისტემის კონსოლის სკრიპტი.
სურათი 7. გადატვირთეთ თანმიმდევრობა NRZ რეჟიმში
სურათი 8. გადატვირთვის თანმიმდევრობა PAM4 რეჟიმში
F-Tile Interlaken Intel FPGA IP Design Example მომხმარებლის სახელმძღვანელო არქივები
თუ IP ძირითადი ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ვერსიის მომხმარებლის სახელმძღვანელო.
| Intel Quartus Prime ვერსია | IP Core ვერსია | მომხმარებლის სახელმძღვანელო |
| 21.2 | 2.0.0 | F-Tile Interlaken Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო |
დოკუმენტის გადასინჯვის ისტორია F-Tile Interlaken Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო
| დოკუმენტის ვერსია | Intel Quartus Prime ვერსია | IP ვერსია | ცვლილებები |
| 2021.10.04 | 21.3 | 3.0.0 | • დამატებულია მხარდაჭერა ახალი ზოლის განაკვეთის კომბინაციებისთვის. დამატებითი ინფორმაციისთვის იხილეთ ცხრილი: IP მხარდაჭერილი ხაზების რაოდენობის და მონაცემთა სიჩქარის კომბინაციები.
• განახლებულია მხარდაჭერილი სიმულატორების სია განყოფილებაში: ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები. • დამატებულია ახალი გადატვირთვის რეგისტრები განყოფილებაში: რუკაზე რეგისტრაცია. |
| 2021.06.21 | 21.2 | 2.0.0 | თავდაპირველი გამოშვება. |
დოკუმენტები / რესურსები
 |
intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] მომხმარებლის სახელმძღვანელო F-Tile Interlaken Intel FPGA IP Design Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example |
