F Tile Serial Lite IV Intel FPGA IP მომხმარებლის სახელმძღვანელო

შინაარსი დამალვა

F Tile Serial Lite IV Intel FPGA IP

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო
განახლებულია Intel® Quartus® Prime Design Suite-სთვის: 22.1 IP ვერსია: 5.0.0

ონლაინ ვერსია გამოხმაურების გაგზავნა

UG-20324წ

ID: 683074 ვერსია: 2022.04.28

შინაარსი
შინაარსი
1. F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელოს შესახებ………………………………………….. 4
2. F-Tile Serial Lite IV Intel FPGA IP Overview………………………………………………………………. 6 2.1. გამოშვების ინფორმაცია……………………………………………………………………………………..7 2.2. მხარდაჭერილი ფუნქციები……………………………………………………………………………………….. 7 2.3. IP ვერსიის მხარდაჭერის დონე………………………………………………………………………………..8 2.4. მოწყობილობის სიჩქარის ხარისხის მხარდაჭერა……………………………………………………………………………..8 2.5. რესურსების გამოყენება და შეყოვნება…………………………………………………………………………9 2.6. გამტარუნარიანობის ეფექტურობა………………………………………………………………………………… 9
3. დაწყება………………………………………………………………………………………………………. 11 3.1. Intel FPGA IP ბირთვების ინსტალაცია და ლიცენზირება………………………………………………………… 11 3.1.1. Intel FPGA IP შეფასების რეჟიმი……………………………………………………………. 11 3.2. IP პარამეტრების და პარამეტრების დაზუსტება…………………………………………………………… 14 3.3. გენერირებული File სტრუქტურა…………………………………………………………………………… 14 3.4. Intel FPGA IP ბირთვების სიმულაცია……………………………………………………………………… 16 3.4.1. დიზაინის სიმულაცია და დამოწმება……………………………………………………….. 17 3.5. IP ბირთვების სინთეზირება სხვა EDA ინსტრუმენტებში……………………………………………………………… 17 3.6. სრული დიზაინის შედგენა…………………………………………………………………………..18
4. ფუნქციური აღწერა…………………………………………………………………………………………………………………………………………….. 19 4.1. TX მონაცემთა გზა………………………………………………………………………………………..20 4.1.1. TX MAC ადაპტერი……………………………………………………………………….. 21 4.1.2. საკონტროლო სიტყვის (CW) ჩასმა…………………………………………………………… 23 4.1.3. TX CRC………………………………………………………………………………………28 4.1.4. TX MII შიფრატორი………………………………………………………………………….29 4.1.5. TX PCS და PMA………………………………………………………………………….. 30 4.2. RX მონაცემთა გზა………………………………………………………………………………………… 30 4.2.1. RX PCS და PMA……………………………………………………………………….. 31 4.2.2. RX MII დეკოდერი…………………………………………………………………………… 31 4.2.3. RX CRC…………………………………………………………………………………….. 31 4.2.4. RX Deskew……………………………………………………………………………….32 4.2.5. RX CW ამოღება……………………………………………………………………………………35 4.3. F-Tile Serial Lite IV Intel FPGA IP საათის არქიტექტურა……………………………………………. 36 4.4. გადატვირთვა და დაკავშირების ინიციალიზაცია…………………………………………………………………………..37 4.4.1. TX გადატვირთვისა და ინიციალიზაციის თანმიმდევრობა…………………………………………………… 38 4.4.2. RX გადატვირთვისა და ინიციალიზაციის თანმიმდევრობა…………………………………………………… 39 4.5. ბმულის სიჩქარისა და გამტარუნარიანობის ეფექტურობის გაანგარიშება…………………………………………………….. 40
5. პარამეტრები…………………………………………………………………………………………………………. 42
6. F-Tile Serial Lite IV Intel FPGA IP ინტერფეისის სიგნალები…………………………………………….. 44 6.1. საათის სიგნალები……………………………………………………………………………………….44 6.2. გადატვირთვის სიგნალები………………………………………………………………………………………… 44 6.3. MAC სიგნალები………………………………………………………………………………………….. 45 6.4. გადამცემის რეკონფიგურაციის სიგნალები………………………………………………………………… 48 6.5. PMA სიგნალები………………………………………………………………………………………….. 49

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 2

გამოხმაურების გაგზავნა

შინაარსი
7. დიზაინი F-Tile Serial Lite IV Intel FPGA IP…………………………………………………… 51 7.1. გადატვირთვის სახელმძღვანელო პრინციპები………………………………………………………………………………………….. 51 7.2. შეცდომების დამუშავების ინსტრუქციები…………………………………………………………………………..51
8. F-Tile Serial Lite IV Intel FPGA IP მომხმარებლის სახელმძღვანელო არქივები…………………………………………. 52 9. დოკუმენტის შესწორების ისტორია F-Tile Serial Lite IV Intel FPGA IP მომხმარებლის სახელმძღვანელო………53

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 3

683074 | 2022.04.28 გამოხმაურების გაგზავნა

1. F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელოს შესახებ

ეს დოკუმენტი აღწერს IP მახასიათებლებს, არქიტექტურის აღწერას, გენერირების ნაბიჯებს და მითითებებს F-Tile Serial Lite IV Intel® FPGA IP-ის დიზაინისთვის Intel AgilexTM მოწყობილობებში F-კრამიტის გადამცემების გამოყენებით.

განკუთვნილი აუდიტორია

ეს დოკუმენტი განკუთვნილია შემდეგი მომხმარებლებისთვის:
· დიზაინის არქიტექტორები, რათა განახორციელონ IP შერჩევა სისტემის დონეზე დიზაინის დაგეგმვის ფაზაში
· ტექნიკის დიზაინერები IP-ს სისტემის დონის დიზაინში ინტეგრირებისას
· ვალიდაციის ინჟინრები სისტემის დონის სიმულაციისა და ტექნიკის ვალიდაციის ფაზებზე

დაკავშირებული დოკუმენტები

შემდეგ ცხრილში ჩამოთვლილია სხვა საცნობარო დოკუმენტები, რომლებიც დაკავშირებულია F-Tile Serial Lite IV Intel FPGA IP-სთან.

ცხრილი 1.

დაკავშირებული დოკუმენტები

მითითება

F-Tile Serial Lite IV Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

Intel Agilex მოწყობილობის მონაცემთა ფურცელი

აღწერა
ეს დოკუმენტი შეიცავს F-Tile Serial Lite IV Intel FPGA IP დიზაინის გენერირებას, გამოყენების მითითებებს და ფუნქციურ აღწერას.ampIntel Agilex მოწყობილობებში.
ეს დოკუმენტი აღწერს Intel Agilex მოწყობილობების ელექტრო მახასიათებლებს, გადართვის მახასიათებლებს, კონფიგურაციის სპეციფიკაციებს და ვადებს.

ცხრილი 2.
CW RS-FEC PMA TX RX PAM4 NRZ

აკრონიმები და ტერმინების აკრონიმების სია
აკრონიმი

გაფართოების კონტროლი Word Reed-Solomon Forward შეცდომა კორექტირება ფიზიკური საშუალო დანართი გადამცემი მიმღები პულსი-Amplitude Modulation 4-Level Non-return-to-no

განაგრძო…

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.

ISO 9001:2015 რეგისტრირებულია

1. F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 683074 | 2022.04.28

PCS MII XGMII

აკრონიმი

გაფართოების ფიზიკური კოდირების ქვეფენის მედია დამოუკიდებელი ინტერფეისი 10 გიგაბიტი მედია დამოუკიდებელი ინტერფეისი

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 5

683074 | 2022.04.28 გამოხმაურების გაგზავნა

2. F-Tile Serial Lite IV Intel FPGA IP Overview

სურათი 1.

F-Tile Serial Lite IV Intel FPGA IP შესაფერისია მაღალი გამტარუნარიანობის მონაცემთა კომუნიკაციისთვის ჩიპ-ჩიპზე, დაფა-დაფაზე და უკანა პლანზე აპლიკაციებისთვის.

F-Tile Serial Lite IV Intel FPGA IP აერთიანებს მედიაზე წვდომის კონტროლს (MAC), ფიზიკურ კოდირების ქვეფენას (PCS) და ფიზიკური მედიის დანართის (PMA) ბლოკებს. IP მხარს უჭერს მონაცემთა გადაცემის სიჩქარეს 56 გბიტი/წმ-მდე ზოლზე მაქსიმუმ ოთხი PAM4 ზოლით ან 28 გბიტი/წმ თითო ზოლზე მაქსიმუმ 16 NRZ ზოლით. ეს IP გთავაზობთ მაღალი გამტარუნარიანობას, დაბალ ოვერჰედის ჩარჩოებს, I/O დაბალ რაოდენობას და მხარს უჭერს მაღალ მასშტაბურობას ორივე ზოლში და სიჩქარეში. ეს IP ასევე ადვილად კონფიგურირებადია მონაცემთა სიჩქარის ფართო დიაპაზონის მხარდაჭერით F-კრამიტის გადამცემის Ethernet PCS რეჟიმში.

ეს IP მხარს უჭერს გადაცემის ორ რეჟიმს:
· ძირითადი რეჟიმი – ეს არის სუფთა ნაკადის რეჟიმი, სადაც მონაცემები იგზავნება პაკეტის დაწყების, ცარიელი ციკლის და პაკეტის დასასრულის გარეშე, გამტარუნარიანობის გაზრდის მიზნით. IP იღებს პირველ მოქმედ მონაცემებს, როგორც ადიდების დაწყებას.
· სრული რეჟიმი – ეს არის პაკეტის გადაცემის რეჟიმი. ამ რეჟიმში, IP აგზავნის ადიდებულ და სინქრონიზაციის ციკლს პაკეტის დასაწყისში და ბოლოს, როგორც გამსაზღვრელი.

F-Tile Serial Lite IV მაღალი დონის ბლოკის დიაგრამა

Avalon Streaming Interface TX

F-Tile Serial Lite IV Intel FPGA IP
MAC TX
TX USRIF_CTRL

64*n ზოლის ბიტი (NRZ რეჟიმი)/ 2*n ზოლის ბიტი (PAM4 რეჟიმი)

TX MAC

ადაპტერი INSERT

MII კოდირება

მორგებული PCS

TX PCS

TX MII

EMIB ENCODE SCRAMBLER FEC

TX PMA

n ზოლის ბიტი (PAM4 რეჟიმი)/ n ზოლის ბიტი (NRZ რეჟიმი)
TX სერიული ინტერფეისი

Avalon Streaming ინტერფეისი RX
64*n ზოლის ბიტი (NRZ რეჟიმი)/ 2*n ზოლის ბიტი (PAM4 რეჟიმი)

RX PCS

CW RMV

დახრილობა

MII

& გასწორება დეკოდი

RX MII

EMIB

დეკოდირების ბლოკის სინქრონიზაცია და FEC გამწმენდი

RX PMA

CSR

2n ზოლის ბიტი (PAM4 რეჟიმი)/ n ზოლის ბიტი (NRZ რეჟიმი) RX სერიული ინტერფეისი
ავალონის მეხსიერებით შედგენილი ინტერფეისის რეგისტრის კონფიგურაცია

ლეგენდა

რბილი ლოგიკა

მძიმე ლოგიკა

ISO 9001:2015 რეგისტრირებულია

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

თქვენ შეგიძლიათ გენერირება F-Tile Serial Lite IV Intel FPGA IP დიზაინი exampუფრო მეტი რომ გაიგოთ IP მახასიათებლების შესახებ. იხილეთ F-Tile Serial Lite IV Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო.
დაკავშირებული ინფორმაცია · ფუნქციური აღწერა გვერდზე 19 · F-Tile Serial Lite IV Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

2.1. გამოშვების ინფორმაცია

Intel FPGA IP ვერსიები ემთხვევა Intel Quartus® Prime Design Suite პროგრამული უზრუნველყოფის ვერსიებს v19.1-მდე. Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის 19.2 ვერსიიდან დაწყებული, Intel FPGA IP-ს აქვს ვერსიების ახალი სქემა.

Intel FPGA IP ვერსიის (XYZ) ნომერი შეიძლება შეიცვალოს Intel Quartus Prime პროგრამული უზრუნველყოფის თითოეული ვერსიით. ცვლილება:

· X მიუთითებს IP-ის ძირითად გადახედვაზე. თუ განაახლებთ Intel Quartus Prime პროგრამულ უზრუნველყოფას, უნდა განაახლოთ IP.
· Y მიუთითებს, რომ IP შეიცავს ახალ ფუნქციებს. განაახლეთ თქვენი IP ამ ახალი ფუნქციების ჩასართავად.
· Z მიუთითებს, რომ IP შეიცავს მცირე ცვლილებებს. განაახლეთ თქვენი IP, რომ შეიტანოთ ეს ცვლილებები.

ცხრილი 3.

F-Tile Serial Lite IV Intel FPGA IP გამოშვების ინფორმაცია

საქონელი IP ვერსია Intel Quartus Prime ვერსიის გამოშვების თარიღი შეკვეთის კოდი

5.0.0 22.1 2022.04.28 IP-SLITE4F

აღწერა

2.2. მხარდაჭერილი ფუნქციები
შემდეგი ცხრილი ჩამოთვლის F-Tile Serial Lite IV Intel FPGA IP-ში არსებულ ფუნქციებს:

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 7

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ცხრილი 4.

F-Tile Serial Lite IV Intel FPGA IP მახასიათებლები

ფუნქცია

აღწერა

მონაცემთა გადაცემა

· PAM4 რეჟიმისთვის:
— FHT მხარს უჭერს მხოლოდ 56.1, 58 და 116 Gbps თითო ზოლზე მაქსიმუმ 4 ზოლით.
— FGT მხარს უჭერს 58 გბ/წმ-მდე თითო ზოლს მაქსიმუმ 12 ზოლით.
იხილეთ ცხრილი 18 გვერდზე 42 დამატებითი ინფორმაციისთვის PAM4 რეჟიმში გადამცემის მონაცემთა მხარდაჭერილი სიჩქარის შესახებ.
· NRZ რეჟიმისთვის:
— FHT მხარს უჭერს მხოლოდ 28.05 და 58 Gbps თითო ზოლს მაქსიმუმ 4 ზოლით.
— FGT მხარს უჭერს 28.05 გბიტი/წმ-მდე თითო ზოლს მაქსიმუმ 16 ზოლით.
იხილეთ ცხრილი 18 გვერდზე 42 დამატებითი ინფორმაციისთვის გადამცემის მონაცემთა მხარდაჭერილი სიჩქარის შესახებ NRZ რეჟიმში.
· მხარს უჭერს უწყვეტ ნაკადს (ძირითადი) ან პაკეტის (სრული) რეჟიმებს.
· მხარს უჭერს დაბალი ოვერჰედის ჩარჩო პაკეტებს.
· მხარს უჭერს ბაიტის მარცვლოვნების გადაცემას ყველა ადიდებული ზომისთვის.
· მხარს უჭერს მომხმარებლის მიერ ინიცირებულ ან ავტომატურ ზოლის გასწორებას.
· მხარს უჭერს პროგრამირებადი გასწორების პერიოდს.

PCS

· იყენებს მყარ IP ლოგიკას, რომელიც აკავშირებს Intel Agilex F-ფილების გადამცემებთან რბილი ლოგიკური რესურსების შესამცირებლად.
· მხარს უჭერს PAM4 მოდულაციის რეჟიმს 100GBASE-KP4 სპეციფიკაციისთვის. RS-FEC ყოველთვის ჩართულია ამ მოდულაციის რეჟიმში.
· მხარს უჭერს NRZ არჩევითი RS-FEC მოდულაციის რეჟიმში.
· მხარს უჭერს 64b/66b კოდირების გაშიფვრას.

შეცდომის გამოვლენა და დამუშავება

· მხარს უჭერს CRC შეცდომების შემოწმებას TX და RX მონაცემთა ბილიკებზე. · მხარს უჭერს RX ბმულის შეცდომის შემოწმებას. · მხარს უჭერს RX PCS შეცდომის გამოვლენას.

ინტერფეისები

· მხარს უჭერს მხოლოდ სრული დუპლექსის პაკეტის გადაცემას დამოუკიდებელი ბმულებით.
· იყენებს წერტილიდან წერტილამდე დაკავშირებას მრავალ FPGA მოწყობილობასთან დაბალი გადაცემის შეყოვნებით.
· მხარს უჭერს მომხმარებლის მიერ განსაზღვრულ ბრძანებებს.

2.3. IP ვერსიის მხარდაჭერის დონე

Intel Quartus Prime პროგრამული უზრუნველყოფა და Intel FPGA მოწყობილობის მხარდაჭერა F-Tile Serial Lite IV Intel FPGA IP-სთვის შემდეგია:

ცხრილი 5.

IP ვერსია და მხარდაჭერის დონე

Intel Quartus Prime 22.1

მოწყობილობა Intel Agilex F-კრამიტის გადამცემი

IP ვერსიის სიმულაციის კომპილაციის აპარატურის დიზაინი

5.0.0

2.4. მოწყობილობის სიჩქარის ხარისხის მხარდაჭერა
F-Tile Serial Lite IV Intel FPGA IP მხარს უჭერს შემდეგი სიჩქარის კლასებს Intel Agilex F-tile მოწყობილობებისთვის: · გადამცემის სიჩქარის ხარისხი: -1, -2 და -3 · ბირთვის სიჩქარის ხარისხი: -1, -2 და - 3

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 8

გამოხმაურების გაგზავნა

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

დაკავშირებული ინფორმაცია
Intel Agilex მოწყობილობის მონაცემთა ფურცელი მეტი ინფორმაცია მხარდაჭერილი მონაცემთა სიჩქარის შესახებ Intel Agilex F-კრამიტის გადამცემებში.

2.5. რესურსების გამოყენება და ლატენტურობა

რესურსები და შეყოვნება F-Tile Serial Lite IV Intel FPGA IP-სთვის მიღებული იყო Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფის 22.1 ვერსიიდან.

ცხრილი 6.

Intel Agilex F-Tile Serial Lite IV Intel FPGA IP რესურსების გამოყენება
შეყოვნების გაზომვა ეფუძნება მრგვალი მოგზაურობის შეყოვნებას TX ბირთვის შეყვანიდან RX ბირთვის გამოსავალამდე.

გადამცემის ტიპი

ვარიანტი

მონაცემთა ზოლების რაოდენობა რეჟიმი RS-FEC ALM

შეყოვნება (TX ძირითადი საათის ციკლი)

FGT

28.05 გბიტი/წმ NRZ 16

ძირითადი ინვალიდი 21,691 65

სრული ინვალიდი 22,135 65

ძირითადი ჩართულია 21,915 189

სრულად ჩართულია 22,452 189

58 Gbps PAM4 12

ძირითადი ჩართულია 28,206 146

სრულად ჩართულია 30,360 146

მაღალი ტემპერატურის ინდექსი

58 Gbps NRZ

ძირითადი ჩართულია 15,793 146

სრულად ჩართულია 16,624 146

58 Gbps PAM4 4

ძირითადი ჩართულია 15,771 154

სრულად ჩართულია 16,611 154

116 Gbps PAM4 4

ძირითადი ჩართულია 21,605 128

სრულად ჩართულია 23,148 128

2.6. გამტარუნარიანობის ეფექტურობა

ცხრილი 7.

გამტარუნარიანობის ეფექტურობა

ცვლადები გადამცემის რეჟიმი

PAM4

სტრიმინგის რეჟიმი RS-FEC

სრულად ჩართულია

ძირითადი ჩართულია

სერიული ინტერფეისის ბიტის სიხშირე გბიტ/წმ-ში (RAW_RATE)
გადაცემის ზომა სიტყვების რაოდენობაში (BURST_SIZE) (1)
გასწორების პერიოდი საათის ციკლში (SRL4_ALIGN_PERIOD)

56.0 2,048 4,096

56.0 4,194,304 4,096

პარამეტრები

NRZ

სრული

გამორთულია

ჩართულია

28.0

2,048

4,096

ძირითადი გამორთულია 28.0

ჩართულია 28.0

4,194,304

4,096

4,096 გაგრძელდა…

(1) BURST_SIZE ძირითადი რეჟიმისთვის უახლოვდება უსასრულობას, ამიტომ გამოიყენება დიდი რიცხვი.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 9

2. F-Tile Serial Lite IV Intel FPGA IP Overview 683074 | 2022.04.28

ცვლადები

პარამეტრები

64/66b კოდირება

0.96969697 0.96969697 0.96969697 0.96969697 0.96969697 0.96969697

ადიდებული ზომის ზედნადები სიტყვების რაოდენობაში (BURST_SIZE_OVHD)

2 (2)

0 (3)

2 (2)

0 (3)

გასწორების მარკერის პერიოდი 81,915 საათის ციკლში (ALIGN_MARKER_PERIOD)

81,915

81,916

გასწორების მარკერის სიგანე 5-ში

საათის ციკლი

(ALIGN_MARKER_WIDTH)

გამტარუნარიანობის ეფექტურობა (4)

0.96821788 0.96916433 0.96827698 0.96822967 0.96922348 0.96917616

ეფექტური სიჩქარე (Gbps) (5)

54.2202012 54.27320236 27.11175544 27.11043076 27.13825744 27.13693248

მომხმარებლის საათის მაქსიმალური სიხშირე (MHz) (6)

423.59532225 424.00939437 423.62117875 423.6004806 424.0352725 424.01457

დაკავშირებული ინფორმაცია ბმულის სიჩქარისა და გამტარუნარიანობის ეფექტურობის გაანგარიშება 40 გვერდზე

(2) სრული რეჟიმში, BURST_SIZE_OVHD ზომა მოიცავს START/END დაწყვილებულ საკონტროლო სიტყვებს მონაცემთა ნაკადში.
(3) ძირითადი რეჟიმისთვის, BURST_SIZE_OVHD არის 0, რადგან სტრიმინგის დროს არ არის START/END.
(4) გამტარუნარიანობის ეფექტურობის გამოსათვლელად იხილეთ ბმულის სიჩქარისა და გამტარუნარიანობის ეფექტურობის გაანგარიშება.
(5) იხილეთ ბმულის სიჩქარისა და გამტარუნარიანობის ეფექტურობის გაანგარიშება ეფექტური განაკვეთის გაანგარიშებისთვის.
(6) იხილეთ ბმულის სიჩქარისა და გამტარუნარიანობის ეფექტურობის გაანგარიშება მომხმარებლის საათის მაქსიმალური სიხშირის გამოსათვლელად.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 10

გამოხმაურების გაგზავნა

683074 | 2022.04.28 გამოხმაურების გაგზავნა

3. დაწყება

3.1. Intel FPGA IP ბირთვების ინსტალაცია და ლიცენზირება

Intel Quartus Prime პროგრამული უზრუნველყოფის ინსტალაცია მოიცავს Intel FPGA IP ბიბლიოთეკას. ეს ბიბლიოთეკა გთავაზობთ ბევრ სასარგებლო IP ბირთვს თქვენი წარმოების გამოყენებისთვის დამატებითი ლიცენზიის საჭიროების გარეშე. ზოგიერთი Intel FPGA IP ბირთვი მოითხოვს ცალკე ლიცენზიის შეძენას საწარმოო გამოყენებისთვის. Intel FPGA IP შეფასების რეჟიმი საშუალებას გაძლევთ შეაფასოთ ეს ლიცენზირებული Intel FPGA IP ბირთვები სიმულაციასა და აპარატურაში, სანამ გადაწყვეტთ სრული წარმოების IP ძირითადი ლიცენზიის შეძენას. თქვენ მხოლოდ უნდა შეიძინოთ სრული წარმოების ლიცენზია ლიცენზირებული Intel IP ბირთვებისთვის, მას შემდეგ რაც დაასრულებთ ტექნიკის ტესტირებას და მზად იქნებით გამოიყენოთ IP წარმოებაში.

Intel Quartus Prime პროგრამული უზრუნველყოფა ნაგულისხმევად აყენებს IP ბირთვებს შემდეგ ადგილებში:

სურათი 2.

IP Core ინსტალაციის გზა
intelFPGA(_pro) quartus – შეიცავს Intel Quartus Prime პროგრამული უზრუნველყოფის ip – შეიცავს Intel FPGA IP ბიბლიოთეკას და მესამე მხარის IP ბირთვებს ალტერას – შეიცავს Intel FPGA IP ბიბლიოთეკის წყაროს კოდს - შეიცავს Intel FPGA IP წყაროს files

ცხრილი 8.

IP Core ინსტალაციის ადგილები

მდებარეობა

პროგრამული უზრუნველყოფა

:intelFPGA_proquartusipaltera

Intel Quartus Prime Pro გამოცემა

:/intelFPGA_pro/quartus/ip/altera Intel Quartus Prime Pro Edition

პლატფორმა Windows* Linux*

შენიშვნა:

Intel Quartus Prime პროგრამული უზრუნველყოფა არ უჭერს მხარს სივრცეებს ინსტალაციის გზაზე.

3.1.1. Intel FPGA IP შეფასების რეჟიმი
უფასო Intel FPGA IP შეფასების რეჟიმი საშუალებას გაძლევთ შეაფასოთ ლიცენზირებული Intel FPGA IP ბირთვები სიმულაციაში და აპარატურაზე შეძენამდე. Intel FPGA IP შეფასების რეჟიმი მხარს უჭერს შემდეგ შეფასებებს დამატებითი ლიცენზიის გარეშე:
· თქვენს სისტემაში ლიცენზირებული Intel FPGA IP ბირთვის ქცევის სიმულაცია. · გადაამოწმეთ IP ბირთვის ფუნქციონალობა, ზომა და სიჩქარე სწრაფად და მარტივად. · შექმენით დროში შეზღუდული მოწყობილობის პროგრამირება files დიზაინისთვის, რომელიც მოიცავს IP ბირთვებს. · დააპროგრამეთ მოწყობილობა თქვენი IP ბირთვით და გადაამოწმეთ თქვენი დიზაინი აპარატურაში.

ISO 9001:2015 რეგისტრირებულია

3. დაწყება
683074 | 2022.04.28
Intel FPGA IP შეფასების რეჟიმი მხარს უჭერს შემდეგ ოპერაციულ რეჟიმებს:
· Tethered– საშუალებას გაძლევთ გაუშვათ დიზაინი, რომელიც შეიცავს ლიცენზირებულ Intel FPGA IP-ს განუსაზღვრელი ვადით თქვენს დაფასა და მასპინძელ კომპიუტერს შორის კავშირით. მიბმული რეჟიმი მოითხოვს სერიული ერთობლივი ტესტის სამოქმედო ჯგუფს (JTAG) კაბელი, რომელიც დაკავშირებულია ჯTAG პორტი თქვენს დაფაზე და მასპინძელ კომპიუტერზე, რომელიც ამუშავებს Intel Quartus Prime Programmer-ს ტექნიკის შეფასების პერიოდის განმავლობაში. პროგრამისტი მოითხოვს მხოლოდ Intel Quartus Prime პროგრამული უზრუნველყოფის მინიმალურ ინსტალაციას და არ საჭიროებს Intel Quartus Prime ლიცენზიას. მასპინძელი კომპიუტერი აკონტროლებს შეფასების დროს მოწყობილობას პერიოდული სიგნალის გაგზავნით J-ის საშუალებითTAG პორტი. თუ ყველა ლიცენზირებული IP ბირთვი დიზაინში მხარს უჭერს მიჯაჭვულ რეჟიმში, შეფასების დრო გადის მანამ, სანამ ნებისმიერი IP ბირთვის შეფასება ამოიწურება. თუ ყველა IP ბირთვი მხარს უჭერს შეფასების შეუზღუდავ დროს, მოწყობილობა არ ითიშება.
· Untethered– საშუალებას აძლევს დიზაინის გაშვებას, რომელიც შეიცავს ლიცენზირებულ IP-ს შეზღუდული დროით. IP ბირთვი უბრუნდება შეუერთებელ რეჟიმს, თუ მოწყობილობა გათიშულია მასპინძელ კომპიუტერთან, რომელიც მუშაობს Intel Quartus Prime პროგრამულ უზრუნველყოფას. IP ბირთვი ასევე უბრუნდება untethered რეჟიმში, თუ დიზაინის ნებისმიერი სხვა ლიცენზირებული IP ბირთვი არ უჭერს მხარს მიჯაჭვულ რეჟიმს.
როდესაც შეფასების დრო ამოიწურება დიზაინში ლიცენზირებული Intel FPGA IP-სთვის, დიზაინი წყვეტს ფუნქციონირებას. ყველა IP ბირთვი, რომელიც იყენებს Intel FPGA IP შეფასების რეჟიმს, ერთდროულად ამოიწურება, როდესაც დიზაინის ნებისმიერი IP ბირთვი ამოიწურება. როდესაც შეფასების დრო ამოიწურება, თქვენ უნდა გადააპროგრამოთ FPGA მოწყობილობა, სანამ გააგრძელებთ ტექნიკის შემოწმებას. წარმოებისთვის IP ბირთვის გამოყენების გასაგრძელებლად, შეიძინეთ სრული წარმოების ლიცენზია IP ბირთვისთვის.
თქვენ უნდა შეიძინოთ ლიცენზია და შექმნათ სრული წარმოების ლიცენზიის გასაღები, სანამ შეძლებთ მოწყობილობის შეუზღუდავი პროგრამირების გენერირებას file. Intel FPGA IP შეფასების რეჟიმის დროს, შემდგენელი ქმნის მხოლოდ დროით შეზღუდული მოწყობილობის პროგრამირებას file ( _time_limited.sof) რომელიც იწურება დროის ლიმიტზე.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 12

გამოხმაურების გაგზავნა

3. დაწყება 683074 | 2022.04.28

სურათი 3.

Intel FPGA IP შეფასების რეჟიმის ნაკადი
დააინსტალირეთ Intel Quartus Prime პროგრამული უზრუნველყოფა Intel FPGA IP ბიბლიოთეკით

ლიცენზირებული Intel FPGA IP Core-ის პარამეტრიზაცია და ინსტალაცია

გადაამოწმეთ IP მხარდაჭერილ სიმულატორში

შეადგინეთ დიზაინი Intel Quartus Prime პროგრამულ უზრუნველყოფაში

შექმენით დროში შეზღუდული მოწყობილობის პროგრამირება File

დააპროგრამეთ Intel FPGA მოწყობილობა და შეამოწმეთ მუშაობა დაფაზე
არ არის IP მზად საწარმოო გამოყენებისთვის?
დიახ, შეიძინეთ სრული წარმოება
IP ლიცენზია

შენიშვნა:

ჩართეთ ლიცენზირებული IP კომერციულ პროდუქტებში
იხილეთ თითოეული IP ბირთვის მომხმარებლის სახელმძღვანელო პარამეტრიზაციის ნაბიჯებისა და განხორციელების დეტალებისთვის.
Intel ახორციელებს IP ბირთვების ლიცენზირებას თითო ადგილზე, უსასრულო საფუძველზე. ლიცენზიის საფასური მოიცავს პირველი წლის მოვლას და მხარდაჭერას. თქვენ უნდა განაახლოთ ტექნიკური მომსახურების კონტრაქტი, რათა მიიღოთ განახლებები, შეცდომების გამოსწორება და ტექნიკური მხარდაჭერა პირველი წლის შემდეგ. თქვენ უნდა შეიძინოთ სრული წარმოების ლიცენზია Intel FPGA IP ბირთვებისთვის, რომლებიც საჭიროებენ წარმოების ლიცენზიას, პროგრამირების გენერირებამდე files რომელიც შეგიძლიათ გამოიყენოთ შეუზღუდავი დროით. Intel FPGA IP შეფასების რეჟიმის დროს, შემდგენელი ქმნის მხოლოდ დროით შეზღუდული მოწყობილობის პროგრამირებას file ( _time_limited.sof) რომელიც იწურება დროის ლიმიტზე. თქვენი წარმოების ლიცენზიის გასაღებების მისაღებად ეწვიეთ Intel FPGA თვითმომსახურების ლიცენზირების ცენტრს.
Intel FPGA პროგრამული უზრუნველყოფის სალიცენზიო ხელშეკრულებები არეგულირებს ლიცენზირებული IP ბირთვების, Intel Quartus Prime დიზაინის პროგრამული უზრუნველყოფის და ყველა არალიცენზირებული IP ბირთვების ინსტალაციას და გამოყენებას.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 13

3. დაწყება 683074 | 2022.04.28
დაკავშირებული ინფორმაცია · Intel FPGA ლიცენზირების მხარდაჭერის ცენტრი · გაცნობა Intel FPGA პროგრამული უზრუნველყოფის ინსტალაციასა და ლიცენზირებაში
3.2. IP პარამეტრების და პარამეტრების მითითება
IP პარამეტრის რედაქტორი საშუალებას გაძლევთ სწრაფად დააკონფიგურიროთ თქვენი ინდივიდუალური IP ვარიაცია. გამოიყენეთ შემდეგი ნაბიჯები IP პარამეტრებისა და პარამეტრების დასაზუსტებლად Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში.
1. თუ უკვე არ გაქვთ Intel Quartus Prime Pro Edition პროექტი, რომელშიც თქვენი F-Tile Serial Lite IV Intel FPGA IP-ის ინტეგრირება შეგიძლიათ, უნდა შექმნათ. ა. Intel Quartus Prime Pro Edition-ში დააწკაპუნეთ File New Project Wizard ახალი Quartus Prime პროექტის შესაქმნელად, ან File გახსენით პროექტი არსებული Quartus Prime პროექტის გასახსნელად. ოსტატი მოგთხოვთ მიუთითოთ მოწყობილობა. ბ. მიუთითეთ Intel Agilex-ის მოწყობილობების ოჯახი და აირჩიეთ წარმოების F-კრამიტის მოწყობილობა, რომელიც აკმაყოფილებს IP-ს სიჩქარის კლასის მოთხოვნებს. გ. დააწკაპუნეთ Finish.
2. IP კატალოგში იპოვეთ და აირჩიეთ F-Tile Serial Lite IV Intel FPGA IP. გამოჩნდება ახალი IP ვარიაციის ფანჯარა.
3. მიუთითეთ უმაღლესი დონის სახელი თქვენი ახალი მორგებული IP ვარიაციისთვის. პარამეტრის რედაქტორი ინახავს IP ვარიაციის პარამეტრებს a file დაასახელა .ip.
4. დააწკაპუნეთ OK. გამოჩნდება პარამეტრის რედაქტორი. 5. მიუთითეთ თქვენი IP ვარიაციის პარამეტრები. იხილეთ პარამეტრის განყოფილება
ინფორმაცია F-Tile Serial Lite IV Intel FPGA IP პარამეტრების შესახებ. 6. სურვილისამებრ, სიმულაციური ტესტის ან კომპილაციის და ტექნიკის დიზაინის გენერირება
exampმიჰყევით ინსტრუქციებს დიზაინის მაგampმომხმარებლის სახელმძღვანელო. 7. დააწკაპუნეთ Generate HDL. გამოჩნდება გენერაციის დიალოგური ფანჯარა. 8. მიუთითეთ გამომავალი file გენერირების პარამეტრები და შემდეგ დააჭირეთ გენერირებას. IP ვარიაცია
files გენერირება თქვენი სპეციფიკაციების მიხედვით. 9. დააწკაპუნეთ Finish. პარამეტრის რედაქტორი ამატებს ზედა დონის .ip file მიმდინარეობისკენ
პროექტი ავტომატურად. თუ მოგეთხოვებათ ხელით დაამატოთ .ip file პროექტზე დააწკაპუნეთ პროექტის დამატება/წაშლა Files პროექტში დასამატებლად file. 10. თქვენი IP ვარიაციის გენერირებისა და ინსტანციაციის შემდეგ, გააკეთეთ შესაბამისი პინების მინიჭება პორტების დასაკავშირებლად და დააყენეთ ნებისმიერი შესაბამისი RTL პარამეტრი.
დაკავშირებული ინფორმაციის პარამეტრები 42 გვერდზე
3.3. გენერირებული File სტრუქტურა
Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა წარმოქმნის შემდეგ IP გამომავალს file სტრუქტურა.
ინფორმაციისთვის file დიზაინის სტრუქტურა მაგampიხილეთ F-Tile Serial Lite IV Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 14

გამოხმაურების გაგზავნა

3. დაწყება 683074 | 2022.04.28

სურათი 4. F-Tile Serial Lite IV Intel FPGA IP გენერირებული Files
.ip – IP ინტეგრაცია file

IP ვარიაცია files

_ IP ვარიაცია files

example_design

.cmp – VHDL კომპონენტის დეკლარაცია file _bb.v – Verilog HDL შავი ყუთის EDA სინთეზი file _inst.v და .vhd – სampინსტანციის შაბლონები .xml- XML ანგარიში file

Exampთქვენი IP ბირთვის დიზაინის ადგილმდებარეობა მაგample fileს. ნაგულისხმევი მდებარეობა არის ყოფილიample_design, მაგრამ თქვენ მოგეთხოვებათ მიუთითოთ სხვა გზა.

.qgsimc – ჩამოთვლის სიმულაციის პარამეტრებს დამატებითი რეგენერაციის მხარდასაჭერად .qgsynthc – ჩამოთვლის სინთეზის პარამეტრებს დამატებითი რეგენერაციის მხარდასაჭერად

.qip – ჩამოთვლის IP სინთეზს files

_generation.rpt- IP გენერირების ანგარიში

.sopcinfo- პროგრამული ხელსაწყო-ჯაჭვის ინტეგრაცია file .html- კავშირი და მეხსიერების რუკა მონაცემები

.csv – დამაგრების დამაგრება file

.spd – აერთიანებს ინდივიდუალურ სიმულაციური სკრიპტებს

სიმ სიმულაცია files

synth IP სინთეზი files

.v უმაღლესი დონის სიმულაცია file

.v უმაღლესი დონის IP სინთეზი file

სიმულატორის სკრიპტები

ქვებირთვიანი ბიბლიოთეკები

სინთი
ქვებირთვიანი სინთეზი files

სიმ
ქვებირთვიანი სიმულაცია files

ცხრილი 9.

F-Tile Serial Lite IV Intel FPGA IP გენერირებული Files

File სახელი

აღწერა

.ip

პლატფორმის დიზაინერის სისტემა ან ზედა დონის IP ვარიაცია file. არის სახელი, რომელსაც ანიჭებთ თქვენს IP ვარიაციას.

.სმფ

VHDL კომპონენტის დეკლარაცია (.cmp) file არის ტექსტი file რომელიც შეიცავს ადგილობრივ ზოგად და პორტის განმარტებებს, რომლებიც შეგიძლიათ გამოიყენოთ VHDL დიზაინში files.

.html

მოხსენება, რომელიც შეიცავს კავშირის ინფორმაციას, მეხსიერების რუკას, რომელიც გვიჩვენებს თითოეული სლავის მისამართს თითოეულ მასტერთან მიმართებაში, რომელთანაც ის არის დაკავშირებული, და პარამეტრების მინიჭება.

_თაობა.rpt

IP ან პლატფორმის დიზაინერის თაობის ჟურნალი file. IP გენერირების დროს შეტყობინებების შეჯამება.

.qgsimc

ჩამოთვლის სიმულაციის პარამეტრებს დამატებითი რეგენერაციის მხარდასაჭერად.

.qgsynthc

ჩამოთვლის სინთეზის პარამეტრებს დამატებითი რეგენერაციის მხარდასაჭერად.

.qip

შეიცავს ყველა საჭირო ინფორმაციას IP კომპონენტის შესახებ Intel Quartus Prime პროგრამულ უზრუნველყოფაში IP კომპონენტის ინტეგრაციისა და კომპილაციისთვის.
განაგრძო…

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 15

3. დაწყება 683074 | 2022.04.28

File სახელი .sopcinfo
.csv .სპდ _bb.v _inst.v ან _inst.vhd .რეგმაპი
.svd
.ვ ან .vhd მენტორი/ synopsys/vcs/ synopsys/vcsmx/ xcelium/ submodules/ /

აღწერა
აღწერს კავშირებს და IP კომპონენტის პარამეტრიზაციას თქვენს პლატფორმის დიზაინერის სისტემაში. თქვენ შეგიძლიათ გააანალიზოთ მისი შინაარსი, რომ მიიღოთ მოთხოვნები, როდესაც შექმნით პროგრამული უზრუნველყოფის დრაივერებს IP კომპონენტებისთვის. ქვემოთ მოყვანილი ხელსაწყოები, როგორიცაა Nios® II ხელსაწყოების ჯაჭვი, ამას იყენებენ file. .sopcinfo file და სისტემა.თ file Nios II ხელსაწყოების ჯაჭვისთვის გენერირებული მოიცავს მისამართების რუქის ინფორმაციას თითოეული სლავისთვის, თითოეულ მთავართან შედარებით, რომელიც წვდება სლავს. სხვადასხვა ოსტატებს შეიძლება ჰქონდეთ განსხვავებული მისამართის რუკა კონკრეტულ მონა კომპონენტზე წვდომისთვის.
შეიცავს ინფორმაციას IP კომპონენტის განახლების სტატუსის შესახებ.
საჭირო შეყვანა file ip-make-simscript-ისთვის სიმულაციური სკრიპტების გენერირება მხარდაჭერილი სიმულატორებისთვის. .spd file შეიცავს სიას files გენერირებულია სიმულაციისთვის, მეხსიერების შესახებ ინფორმაციასთან ერთად, რომლის ინიციალიზაციაც შეგიძლიათ.
შეგიძლიათ გამოიყენოთ Verilog შავი ყუთი (_bb.v) file როგორც ცარიელი მოდულის დეკლარაცია შავ ყუთად გამოსაყენებლად.
HDL example instantiation შაბლონი. შეგიძლიათ დააკოპიროთ და ჩასვათ ამის შინაარსი file თქვენს HDL-ში file IP ვარიაციის ინსტალაციისთვის.
თუ IP შეიცავს რეგისტრაციის ინფორმაციას, .regmap file წარმოქმნის. .რეგმაპი file აღწერს სამაგისტრო და სლავური ინტერფეისების რეგისტრის რუქის ინფორმაციას. ეს file ავსებს .sopcinfo file სისტემის შესახებ უფრო დეტალური სარეგისტრაციო ინფორმაციის მიწოდებით. ეს საშუალებას აძლევს რეგისტრაციის ჩვენებას views და მომხმარებლის კონფიგურირებადი სტატისტიკა სისტემის კონსოლში.
იძლევა მყარი პროცესორის სისტემის (HPS) სისტემის გამართვის ინსტრუმენტებს view პლატფორმის დიზაინერის სისტემაში HPS-თან დაკავშირებული პერიფერიული მოწყობილობების სარეგისტრაციო რუკები. სინთეზის დროს .svd fileSlave ინტერფეისებისთვის, რომლებიც ჩანს სისტემის კონსოლის ოსტატებისთვის, ინახება .sof-ში file გამართვის განყოფილებაში. სისტემის კონსოლი კითხულობს ამ განყოფილებას, რომელიც პლატფორმის დიზაინერს შეუძლია მოითხოვოს რეგისტრირებული რუქის ინფორმაცია. სისტემის სლავებისთვის, პლატფორმის დიზაინერს შეუძლია რეგისტრებზე წვდომა სახელის მიხედვით.
HDL files, რომლებიც ახდენენ თითოეული ქვემოდულის ან ბავშვის IP-ს სინთეზს ან სიმულაციას.
შეიცავს ModelSim*/QuestaSim* სკრიპტს msim_setup.tcl სიმულაციის დასაყენებლად და გასაშვებად.
შეიცავს shell სკრიპტს vcs_setup.sh VCS* სიმულაციის დასაყენებლად და გასაშვებად. შეიცავს shell სკრიპტს vcsmx_setup.sh და synopsys_sim.setup file VCS MX სიმულაციის დასაყენებლად და გასაშვებად.
შეიცავს shell სკრიპტს xcelium_setup.sh და სხვა კონფიგურაციას fileXcelium* სიმულაციის დაყენება და გაშვება.
შეიცავს HDL files IP ქვემოდულებისთვის.
თითოეული გენერირებული ბავშვის IP დირექტორიასთვის, პლატფორმის დიზაინერი აგენერირებს synth/ და sim/ ქვედირექტორიებს.

3.4. Intel FPGA IP ბირთვების სიმულაცია
Intel Quartus Prime პროგრამული უზრუნველყოფა მხარს უჭერს IP ბირთვის RTL სიმულაციას კონკრეტულ EDA ტრენაჟორებში. IP გენერაცია სურვილისამებრ ქმნის სიმულაციას files, მათ შორის ფუნქციური სიმულაციური მოდელი, ნებისმიერი ტესტის მაგიდა (ან მაგample design) და გამყიდველის სპეციფიკური სიმულატორის დაყენების სკრიპტები თითოეული IP ბირთვისთვის. თქვენ შეგიძლიათ გამოიყენოთ ფუნქციური სიმულაციური მოდელი და ნებისმიერი ტესტის მაგიდა ან ყოფილიampდიზაინი სიმულაციისთვის. IP გენერაციის გამომავალი შეიძლება ასევე შეიცავდეს სკრიპტებს ნებისმიერი ტესტის საცობის შედგენისა და გასაშვებად. სკრიპტებში ჩამოთვლილია ყველა მოდელი ან ბიბლიოთეკა, რომელიც გჭირდებათ თქვენი IP ბირთვის სიმულაციისთვის.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 16

გამოხმაურების გაგზავნა

3. დაწყება 683074 | 2022.04.28

Intel Quartus Prime პროგრამული უზრუნველყოფა უზრუნველყოფს მრავალ ტრენაჟორთან ინტეგრაციას და მხარს უჭერს მრავალ სიმულაციური ნაკადს, მათ შორის თქვენი საკუთარი სკრიპტით და მორგებული სიმულაციური ნაკადების ჩათვლით. რომელი ნაკადი არ უნდა აირჩიოთ, IP ბირთვის სიმულაცია მოიცავს შემდეგ ნაბიჯებს:
1. შექმენით IP HDL, testbench (ან მაგample design) და სიმულატორის დაყენების სკრიპტი files.
2. დააყენეთ თქვენი სიმულატორის გარემო და ნებისმიერი სიმულაციური სკრიპტი.
3. სიმულაციური მოდელის ბიბლიოთეკების შედგენა.
4. გაუშვით თქვენი სიმულატორი.

3.4.1. დიზაინის სიმულაცია და შემოწმება

ნაგულისხმევად, პარამეტრის რედაქტორი წარმოქმნის სიმულატორის სპეციფიკურ სკრიპტებს, რომლებიც შეიცავს ბრძანებებს Intel FPGA IP მოდელების და სიმულაციის მოდელების ბიბლიოთეკის შედგენის, დამუშავებისა და სიმულაციისთვის. fileს. თქვენ შეგიძლიათ დააკოპიროთ ბრძანებები თქვენს სიმულაციური testbench სკრიპტში, ან შეცვალოთ ისინი fileდაამატე ბრძანებები თქვენი დიზაინისა და ტესტის ადგილის შედგენის, შემუშავებისა და სიმულაციისთვის.

ცხრილი 10. Intel FPGA IP Core სიმულაციის სკრიპტები

სიმულატორი

File დირექტორია

ModelSim

_sim/მენტორი

QuestaSim

VCS

_sim/synopsys/vcs

VCS MX

_sim/synopsys/vcsmx

Xcelium

_sim/xcelium

სკრიპტი msim_setup.tcl (7)
vcs_setup.sh vcsmx_setup.sh synopsys_sim.setup xcelium_setup.sh

3.5. IP ბირთვების სინთეზირება სხვა EDA ინსტრუმენტებში
სურვილისამებრ, გამოიყენეთ სხვა მხარდაჭერილი EDA ინსტრუმენტი დიზაინის სინთეზირებისთვის, რომელიც მოიცავს Intel FPGA IP ბირთვებს. როდესაც თქვენ გენერირებთ IP ბირთვის სინთეზს fileმესამე მხარის EDA სინთეზის ხელსაწყოებთან გამოსაყენებლად, შეგიძლიათ შექმნათ ფართობისა და დროის შეფასების ქსელის სია. გენერირების ჩასართავად ჩართეთ დროისა და რესურსების შეფასების შექმნა მესამე მხარის EDA სინთეზის ხელსაწყოებისთვის თქვენი IP ვარიაციის მორგებისას.
ფართობისა და დროის შეფასების ქსელის სია აღწერს IP ბირთვის დაკავშირებას და არქიტექტურას, მაგრამ არ შეიცავს დეტალებს ნამდვილი ფუნქციონირების შესახებ. ეს ინფორმაცია საშუალებას აძლევს მესამე მხარის სინთეზის ზოგიერთ ინსტრუმენტს უკეთესად მოახდინოს არეალისა და დროის შეფასებები. გარდა ამისა, სინთეზის ინსტრუმენტებს შეუძლიათ გამოიყენონ დროის ინფორმაცია დროზე ორიენტირებული ოპტიმიზაციის მისაღწევად და შედეგების ხარისხის გასაუმჯობესებლად.
Intel Quartus Prime პროგრამული უზრუნველყოფა ქმნის _syn.v netlist file Verilog HDL ფორმატში, გამომავალის მიუხედავად file თქვენ მიერ მითითებული ფორმატი. თუ ამ ქსელის სიას იყენებთ სინთეზისთვის, უნდა შეიყვანოთ IP ბირთვის შეფუთვა file .ვ ან .vhd თქვენს Intel Quartus Prime პროექტში.

(7) თუ თქვენ არ დააყენეთ EDA ინსტრუმენტის ვარიანტი – რომელიც საშუალებას გაძლევთ დაიწყოთ მესამე მხარის EDA სიმულატორები Intel Quartus Prime პროგრამული უზრუნველყოფიდან – გაუშვით ეს სკრიპტი ModelSim ან QuestaSim სიმულატორის Tcl კონსოლში (არა Intel Quartus Prime პროგრამული უზრუნველყოფაში Tcl კონსოლი) შეცდომების თავიდან ასაცილებლად.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 17

3. დაწყება 683074 | 2022.04.28
3.6. სრული დიზაინის შედგენა
თქვენ შეგიძლიათ გამოიყენოთ Start Compilation ბრძანება Processing მენიუში Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფაში თქვენი დიზაინის შედგენისთვის.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 18

გამოხმაურების გაგზავნა

683074 | 2022.04.28 გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა

სურათი 5.

F-Tile Serial Lite IV Intel FPGA IP შედგება MAC და Ethernet PCS-ისგან. MAC ურთიერთობს მორგებულ PCS-თან MII ინტერფეისის საშუალებით.

IP მხარს უჭერს მოდულაციის ორ რეჟიმს:
· PAM4–აწვდის 1-დან 12 ზოლის რაოდენობას შერჩევისთვის. IP ყოველთვის ახდენს ორ PCS არხს თითოეული ზოლისთვის PAM4 მოდულაციის რეჟიმში.
· NRZ–აწვდის 1-დან 16 ზოლის რაოდენობას შერჩევისთვის.

თითოეული მოდულაციის რეჟიმი მხარს უჭერს მონაცემთა ორ რეჟიმს:
· ძირითადი რეჟიმი – ეს არის სუფთა ნაკადის რეჟიმი, სადაც მონაცემები იგზავნება პაკეტის დაწყების, ცარიელი ციკლის და პაკეტის დასასრულის გარეშე, გამტარუნარიანობის გაზრდის მიზნით. IP იღებს პირველ მოქმედ მონაცემებს, როგორც ადიდების დაწყებას.

მონაცემთა გადაცემის ძირითადი რეჟიმი tx_core_clkout tx_avs_ready

tx_avs_valid tx_avs_data rx_core_clkout rx_avs_ready

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_valid rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

ISO 9001:2015 რეგისტრირებულია

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 6.

· სრული რეჟიმი – ეს არის მონაცემთა გადაცემის პაკეტის რეჟიმში. ამ რეჟიმში, IP აგზავნის ადიდებულ და სინქრონიზაციის ციკლს პაკეტის დასაწყისსა და ბოლოს, როგორც დელიმიტერები.

მონაცემთა გადაცემის სრული რეჟიმი tx_core_clkout

tx_avs_ready tx_avs_valid tx_avs_startofpacket tx_avs_endofpacket
tx_avs_data rx_core_clkout rx_avs_ready rx_avs_valid rx_avs_startofpacket rx_avs_endofpacket

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

rx_avs_data

D0 D1 D2 D3 D4 D5 D6 D7 D8 D9

დაკავშირებული ინფორმაცია · F-Tile Serial Lite IV Intel FPGA IP დასრულდაview გვერდზე 6 · F-Tile Serial Lite IV Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

4.1. TX მონაცემთა გზა
TX მონაცემთა გზა შედგება შემდეგი კომპონენტებისგან: · MAC ადაპტერი · საკონტროლო სიტყვების ჩასმის ბლოკი · CRC · MII ენკოდერი · PCS ბლოკი · PMA ბლოკი

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 20

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28
სურათი 7. TX მონაცემთა გზა

მომხმარებლის ლოგიკიდან

TX MAC

ავალონის სტრიმინგის ინტერფეისი

MAC ადაპტერი

მართეთ სიტყვების ჩასმა

CRC

MII შიფრატორი

MII ინტერფეისი Custom PCS
PCS და PMA

TX სერიული ინტერფეისი სხვა FPGA მოწყობილობასთან

4.1.1. TX MAC ადაპტერი
TX MAC ადაპტერი აკონტროლებს მონაცემთა გადაცემას მომხმარებლის ლოგიკაზე Avalon® ნაკადის ინტერფეისის გამოყენებით. ეს ბლოკი მხარს უჭერს მომხმარებლის მიერ განსაზღვრულ ინფორმაციის გადაცემას და ნაკადის კონტროლს.

მომხმარებლის მიერ განსაზღვრული ინფორმაციის გადაცემა

სრული რეჟიმში, IP უზრუნველყოფს tx_is_usr_cmd სიგნალს, რომელიც შეგიძლიათ გამოიყენოთ მომხმარებლის მიერ განსაზღვრული ინფორმაციის ციკლის დასაწყებად, როგორიცაა XOFF/XON მომხმარებლის ლოგიკაზე გადაცემა. თქვენ შეგიძლიათ დაიწყოთ მომხმარებლის მიერ განსაზღვრული ინფორმაციის გადაცემის ციკლი ამ სიგნალის დამტკიცებით და გადაიტანოთ ინფორმაცია tx_avs_data-ს გამოყენებით tx_avs_startofpacket და tx_avs_valid სიგნალების მტკიცებით. შემდეგ ბლოკი წყვეტს tx_avs_ready-ს ორი ციკლის განმავლობაში.

შენიშვნა:

მომხმარებლის მიერ განსაზღვრული ინფორმაციის ფუნქცია ხელმისაწვდომია მხოლოდ სრული რეჟიმში.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 21

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 8.

ნაკადის კონტროლი

არის პირობები, როდესაც TX MAC არ არის მზად, მიიღოს მონაცემები მომხმარებლის ლოგიკიდან, როგორიცაა ბმულის ხელახალი გასწორების პროცესის დროს ან როდესაც არ არის ხელმისაწვდომი მონაცემები მომხმარებლის ლოგიკიდან გადასაცემად. ამ პირობების გამო მონაცემთა დაკარგვის თავიდან ასაცილებლად, IP იყენებს tx_avs_ready სიგნალს მომხმარებლის ლოგიკიდან მონაცემთა ნაკადის გასაკონტროლებლად. IP აჩერებს სიგნალს, როდესაც ხდება შემდეგი პირობები:
· როდესაც დამტკიცებულია tx_avs_startofpacket, tx_avs_ready ჩერდება ერთი საათის ციკლისთვის.
· როდესაც დადასტურებულია tx_avs_endofpacket, tx_avs_ready ჩერდება ერთი საათის ციკლისთვის.
· როდესაც რაიმე დაწყვილებული CW არის დადასტურებული, tx_avs_ready არის დესერტირება ორი საათის ციკლისთვის.
· როდესაც RS-FEC გასწორების მარკერის ჩასმა ხდება მორგებული PCS ინტერფეისზე, tx_avs_ready ჩერდება ოთხი საათის ციკლისთვის.
· ყოველი 17 Ethernet ბირთვის საათის ციკლი PAM4 მოდულაციის რეჟიმში და ყოველი 33 Ethernet ბირთვის საათის ციკლი NRZ მოდულაციის რეჟიმში. tx_avs_ready გამორთულია ერთი საათის ციკლისთვის.
· როდესაც მომხმარებლის ლოგიკა ადასტურებს tx_avs_valid-ს მონაცემთა გადაცემის გარეშე.

შემდეგი დროის დიაგრამები არის მაგampTX MAC ადაპტერის გამოყენებით tx_avs_ready მონაცემთა ნაკადის კონტროლისთვის.

ნაკადის კონტროლი tx_avs_valid Deassertion-ით და START/END დაწყვილებული CW-ებით

tx_core_clkout

tx_avs_valid tx_avs_data

D1 D2 D3

მოქმედი სიგნალის დესერტი

D5 D6

tx_avs_ready tx_avs_startofpacket

END-STRT CW ჩასართავად მზადდება სიგნალის დესერტირება ორი ციკლისთვის

tx_avs_endofpacket

usrif_data

D1 D2 D3

CW_data

DN END STRT D0 D1 D2 D3 ცარიელი D4

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 22

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 9.

ნაკადის კონტროლი გასწორების მარკერის ჩასმით
tx_core_clkout tx_avs_valid

tx_avs_data tx_avs_ready

DN-5 DN-4 DN-3 DN-2 DN-1

DN+1

01234

tx_avs_startofpacket tx_avs_endofpacket

usrif_data CW_data CRC_data MII_data

DN-1 DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN + 1 DN-1 DN DN DN DN DN DN DN +1 DN-1 DN DN DN DN DN DN DN +1

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

DN+1

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am

01234

i_sl_tx_mii_am_pre3

01234

სურათი 10.

ნაკადის კონტროლი START/END დაწყვილებული CW-ებით ემთხვევა გასწორების მარკერის ჩასმას

tx_core_clkout tx_avs_valid

tx_avs_data

DN-5 DN-4 DN-3 DN-2 DN-1

tx_avs_ready

012 345 6

tx_avs_startofpacket

tx_avs_endofpacket

usrif_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CW_data

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

CRC_მონაცემები

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

MII_მონაცემები

DN-1 DN-1 DN-1 DN-1 DN-1 DN-1 END STRT D0

i_sl_tx_mii_valid

i_sl_tx_mii_d[63:0]

DN-1

END STRT D0

i_sl_tx_mii_c[7:0]

0x0

i_sl_tx_mii_am i_sl_tx_mii_am_pre3

01234

4.1.2. საკონტროლო სიტყვის (CW) ჩასმა
F-Tile Serial Lite IV Intel FPGA IP აყალიბებს CW-ებს მომხმარებლის ლოგიკის შეყვანის სიგნალებზე დაყრდნობით. CW მიუთითებს პაკეტის გამსაზღვრელებს, გადაცემის სტატუსის ინფორმაციას ან მომხმარებლის მონაცემებს PCS ბლოკზე და ისინი მიღებულია XGMII კონტროლის კოდებიდან.
შემდეგი ცხრილი გვიჩვენებს მხარდაჭერილი CW-ების აღწერას:

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 23

4. ფუნქციური აღწერა 683074 | 2022.04.28

ცხრილი 11.
დაწყება დასრულება გასწორება

მხარდაჭერილი CW-ების აღწერა

სიტყვების რაოდენობა (1 სიტყვა

= 64 ბიტი)

დიახ

EMPTY_CYC

დიახ

უსაქმური

არა

DATA

დიახ

In-band

აღწერა
მონაცემთა გამყოფის დაწყება. მონაცემთა გამყოფი დასასრული. საკონტროლო სიტყვა (CW) RX გასწორებისთვის. ცარიელი ციკლი მონაცემთა გადაცემაში. IDLE (ჯგუფის გარეთ). ტვირთამწეობა.

ცხრილი 12. CW ველის აღწერა
ველი RSVD num_valid_bytes_eob
EMPTY eop sop seop align CRC32 usr

აღწერა
დაჯავშნილი ველი. შეიძლება გამოყენებულ იქნას მომავალი გაფართოებისთვის. მიბმული 0-ზე.
ბოლო სიტყვაში მოქმედი ბაიტების რაოდენობა (64 ბიტიანი). ეს არის 3 ბიტიანი მნიშვნელობა. · 3'b000: 8 ბაიტი · 3'b001: 1 ბაიტი · 3'b010: 2 ბაიტი · 3'b011: 3 ბაიტი · 3'b100: 4 ბაიტი · 3'b101: 5 ბაიტი · 3'b110: 6 ბაიტი · 3'b111: 7 ბაიტი
არამართებული სიტყვების რაოდენობა ადიდების ბოლოს.
მიუთითებს RX Avalon სტრიმინგის ინტერფეისს პაკეტის დასრულების სიგნალის დასამტკიცებლად.
მიუთითებს RX Avalon სტრიმინგის ინტერფეისს პაკეტის დაწყების სიგნალის დასამტკიცებლად.
მიუთითებს RX Avalon სტრიმინგის ინტერფეისს, რათა დაამტკიცოს პაკეტის დასაწყისი და პაკეტის დასასრული იმავე ციკლში.
შეამოწმეთ RX გასწორება.
გამოთვლილი CRC-ის მნიშვნელობები.
მიუთითებს, რომ საკონტროლო სიტყვა (CW) შეიცავს მომხმარებლის მიერ განსაზღვრულ ინფორმაციას.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 24

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28

4.1.2.1. დაწყების-ადიდებული CW

სურათი 11. დაწყების ადიდებული CW ფორმატი

დაწყება

63:56

RSVD

55:48

RSVD

47:40

RSVD

მონაცემები

39:32 31:24

RSVD RSVD

23:16

sop usr align=0 seop

15:8

არხი

7:0

'hFB(დაწყება)

კონტროლი 7:0

ცხრილი 13.

სრული რეჟიმში, შეგიძლიათ ჩასვათ START CW tx_avs_startofpacket სიგნალის დამტკიცებით. როდესაც თქვენ ამტკიცებთ მხოლოდ tx_avs_startofpacket სიგნალს, sop bit დაყენებულია. როდესაც თქვენ ამტკიცებთ ორივე tx_avs_startofpacket და tx_avs_endofpacket სიგნალებს, seop bit დაყენებულია.

START CW ველის მნიშვნელობები
საველე სოპი/სეოპ
usr (8)
გასწორება

ღირებულება

დამოკიდებულია tx_is_usr_cmd სიგნალზე:

1: როდესაც tx_is_usr_cmd = 1

0: როდესაც tx_is_usr_cmd = 0

საბაზისო რეჟიმში, MAC აგზავნის START CW-ს გადატვირთვის გამორთვის შემდეგ. თუ მონაცემები არ არის ხელმისაწვდომი, MAC განუწყვეტლივ აგზავნის EMPTY_CYC-ს დაწყვილებულ END და START CW-ებთან, სანამ არ დაიწყებთ მონაცემთა გაგზავნას.

4.1.2.2. ბოლო ადიდებული CW

სურათი 12. ბოლო ადიდებული CW ფორმატი

დასასრული

63:56

'hFD

55:48

CRC32 [31:24]

47:40

CRC32 [23:16]

მონაცემები 39:32 31:24

CRC32[15:8] CRC32[7:0]

23:16 eop=1 RSVD RSVD RSVD

RSVD

15:8

RSVD

ცარიელი

7:0

RSVD

num_valid_bytes_eob

კონტროლი

7:0

(8) ეს მხარდაჭერილია მხოლოდ სრული რეჟიმში.
გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 25

4. ფუნქციური აღწერა 683074 | 2022.04.28

ცხრილი 14.

MAC აყენებს END CW-ს, როდესაც დამტკიცებულია tx_avs_endofpacket. END CW შეიცავს მოქმედ ბაიტების რაოდენობას ბოლო მონაცემთა სიტყვაზე და CRC ინფორმაციას.

CRC მნიშვნელობა არის 32-ბიტიანი CRC შედეგი START CW-სა და მონაცემთა სიტყვას შორის END CW-მდე.

შემდეგი ცხრილი აჩვენებს ველების მნიშვნელობებს END CW-ში.

END CW ველის მნიშვნელობები
ველი eop CRC32 num_valid_bytes_eob

ღირებულება 1
CRC32 გამოთვლილი მნიშვნელობა. მოქმედი ბაიტების რაოდენობა ბოლო მონაცემთა სიტყვაზე.

4.1.2.3. გასწორება დაწყვილებული CW

სურათი 13. გასწორება დაწყვილებული CW ფორმატი

ALIGN CW დაწყვილება START/END-თან

64+8 ბიტიანი XGMII ინტერფეისი

დაწყება

63:56

RSVD

55:48

RSVD

47:40

RSVD

მონაცემები

39:32 31:24

RSVD RSVD

23:16 eop=0 sop=0 usr=0 გასწორება=1 seop=0

15:8

RSVD

7:0

'hFB

კონტროლი 7:0

64+8 ბიტიანი XGMII ინტერფეისი

დასასრული

63:56

'hFD

55:48

RSVD

47:40

RSVD

მონაცემები

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

კონტროლი 7:0

ALIGN CW არის დაწყვილებული CW START/END ან END/START CW-ებით. შეგიძლიათ ჩასვათ ALIGN დაწყვილებული CW ან tx_link_reinit სიგნალის დაყენებით, Alignment Period მრიცხველის დაყენებით ან გადატვირთვის ინიცირებით. როდესაც ALIGN დაწყვილებული CW არის ჩასმული, გასწორების ველი დაყენებულია 1-ზე, რათა დაიწყოს მიმღების გასწორების ბლოკი, რათა შეამოწმოს მონაცემთა გასწორება ყველა ზოლში.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 26

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28

ცხრილი 15.

CW ველის მნიშვნელობების გასწორება
ველის გასწორება
eop sop usr seop

ღირებულება 1 0 0 0 0

4.1.2.4. ცარიელი ციკლის CW

სურათი 14. ცარიელი ციკლის CW ფორმატი

EMPTY_CYC დაწყვილება END/START-თან

64+8 ბიტიანი XGMII ინტერფეისი

დასასრული

63:56

'hFD

55:48

RSVD

47:40

RSVD

მონაცემები

39:32 31:24

RSVD RSVD

23:16 eop=0 RSVD RSVD RSVD

RSVD

15:8

RSVD

7:0

RSVD

კონტროლი 7:0

64+8 ბიტიანი XGMII ინტერფეისი

დაწყება

63:56

RSVD

55:48

RSVD

47:40

RSVD

მონაცემები

39:32 31:24

RSVD RSVD

23:16

sop=0 usr=0 გასწორება=0 seop=0

15:8

RSVD

7:0

'hFB

კონტროლი 7:0

ცხრილი 16.

როდესაც თქვენ გააუქმებთ tx_avs_valid-ს ორი საათის ციკლისთვის პაკეტების დროს, MAC აყენებს EMPTY_CYC CW-ს დაწყვილებულ END/START CW-ებთან. თქვენ შეგიძლიათ გამოიყენოთ ეს CW, როდესაც არ არის ხელმისაწვდომი მონაცემები გადაცემისთვის.

როდესაც თქვენ გააუქმებთ tx_avs_valid-ს ერთი ციკლისთვის, IP წყვეტს tx_avs_valid-ს tx_avs_valid-ის ორჯერ მეტი პერიოდის განმავლობაში, რათა შეიქმნას წყვილი END/START CW.

EMPTY_CYC CW ველის მნიშვნელობები
ველის გასწორება
ეოპ

მნიშვნელობა 0 0

განაგრძო…

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 27

4. ფუნქციური აღწერა 683074 | 2022.04.28

საველე სოპ usr seop

ღირებულება 0 0 0

4.1.2.5. უმოქმედო CW

სურათი 15. უმოქმედო CW ფორმატი

IDLE CW

63:56

'h07

55:48

'h07

47:40

'h07

მონაცემები

39:32 31:24

'h07' h07

23:16

'h07

15:8

'h07

7:0

'h07

კონტროლი 7:0

MAC ჩასვით IDLE CW, როდესაც არ არის გადაცემა. ამ პერიოდის განმავლობაში, tx_avs_valid სიგნალი დაბალია.
შეგიძლიათ გამოიყენოთ IDLE CW, როდესაც ადიდებული გადაცემა დასრულდა ან გადაცემა უმოქმედო მდგომარეობაშია.

4.1.2.6. მონაცემთა Word

მონაცემთა სიტყვა არის პაკეტის დატვირთვა. XGMII საკონტროლო ბიტი დაყენებულია 0-ზე მონაცემთა სიტყვის ფორმატში.

სურათი 16. მონაცემთა Word ფორმატი

64+8 ბიტიანი XGMII ინტერფეისი

DATA WORD

63:56

მომხმარებლის მონაცემები 7

55:48

მომხმარებლის მონაცემები 6

47:40

მომხმარებლის მონაცემები 5

მონაცემები

39:32 31:24

მომხმარებლის მონაცემები 4 მომხმარებლის მონაცემები 3

23:16

მომხმარებლის მონაცემები 2

15:8

მომხმარებლის მონაცემები 1

7:0

მომხმარებლის მონაცემები 0

კონტროლი 7:0

4.1.3. TX CRC
შეგიძლიათ ჩართოთ TX CRC ბლოკი IP პარამეტრის რედაქტორში ჩართული CRC პარამეტრის გამოყენებით. ეს ფუნქცია მხარდაჭერილია როგორც ძირითადი, ასევე სრული რეჟიმში.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 28

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28

MAC ამატებს CRC მნიშვნელობას END CW-ს tx_avs_endofpacket სიგნალის დამტკიცებით. BASIC რეჟიმში მხოლოდ ALIGN CW დაწყვილებული END CW შეიცავს მოქმედ CRC ველს.
TX CRC ბლოკი ურთიერთობს TX Control Word Insertion და TX MII Encode ბლოკთან. TX CRC ბლოკი ითვლის CRC მნიშვნელობას 64-ბიტიანი მნიშვნელობის ციკლის მონაცემებისთვის, დაწყებული START CW-დან END CW-მდე.
თქვენ შეგიძლიათ დაამტკიცოთ crc_error_inject სიგნალი, რათა მიზანმიმართულად გააფუჭოს მონაცემები კონკრეტულ ზოლში, CRC შეცდომების შესაქმნელად.

4.1.4. TX MII შიფრატორი

TX MII ენკოდერი ამუშავებს პაკეტის გადაცემას MAC-დან TX PCS-მდე.

შემდეგი სურათი გვიჩვენებს მონაცემთა შაბლონს 8-ბიტიან MII ავტობუსზე PAM4 მოდულაციის რეჟიმში. START და END CW გამოჩნდება ერთხელ ყოველ ორ MII ზოლში.

სურათი 17. PAM4 მოდულაციის რეჟიმი MII მონაცემთა ნიმუში

ციკლი 1

ციკლი 2

ციკლი 3

ციკლი 4

ციკლი 5

SOP_CW

DATA_1

DATA_9 DATA_17

უსაქმური

DATA_DUMMY SOP_CW
DATA_DUMMY

DATA_2 DATA_3 DATA_4

DATA_10 DATA_11 DATA_12

DATA_18 DATA_19 DATA_20

EOP_CW IDLE
EOP_CW

SOP_CW

DATA_5 DATA_13 DATA_21

უსაქმური

DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW

SOP_CW DATA_DUMMY

DATA_7 DATA_8

DATA_15 DATA_16

DATA_23 DATA_24

IDLE EOP_CW

შემდეგი სურათი გვიჩვენებს მონაცემთა შაბლონს 8-ბიტიან MII ავტობუსზე NRZ მოდულაციის რეჟიმში. START და END CW გამოჩნდება ყველა MII ზოლში.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 29

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 18. NRZ მოდულაციის რეჟიმი MII მონაცემთა ნიმუში

ციკლი 1

ციკლი 2

ციკლი 3

SOP_CW

DATA_1

DATA_9

SOP_CW

DATA_2 DATA_10

SOP_CW SOP_CW

DATA_3 DATA_4

DATA_11 DATA_12

SOP_CW

DATA_5 DATA_13

SOP_CW

DATA_6 DATA_14

SOP_CW

DATA_7 DATA_15

SOP_CW

DATA_8 DATA_16

CYCLE 4 DATA_17 DATA_18 DATA_19 DATA_20 DATA_21 DATA_22 DATA_23 DATA_24

CYCLE 5 EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW EOP_CW

4.1.5. TX PCS და PMA
F-Tile Serial Lite IV Intel FPGA IP კონფიგურაციას უწევს F-კრამიტის გადამცემს Ethernet PCS რეჟიმში.

4.2. RX მონაცემთა გზა
RX მონაცემთა გზა შედგება შემდეგი კომპონენტებისგან: · PMA ბლოკი · PCS ბლოკი · MII დეკოდერი · CRC · Deskew ბლოკი · სამართავი Word-ის ამოღების ბლოკი

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 30

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28
სურათი 19. RX მონაცემთა გზა

მომხმარებლის ლოგიკით Avalon Streaming Interface
RX MAC
აკონტროლეთ სიტყვების წაშლა
დესკევი

CRC

MII დეკოდერი

MII ინტერფეისი Custom PCS
PCS და PMA

RX სერიული ინტერფეისი სხვა FPGA მოწყობილობიდან
4.2.1. RX PCS და PMA
F-Tile Serial Lite IV Intel FPGA IP აკონფიგურირებს F-კრამიტის გადამცემს Ethernet PCS რეჟიმში.
4.2.2. RX MII დეკოდერი
ეს ბლოკი განსაზღვრავს, შეიცავს თუ არა შემომავალი მონაცემები საკონტროლო სიტყვას და გასწორების მარკერებს. RX MII დეკოდერი გამოსცემს მონაცემებს 1-ბიტიანი მოქმედი, 1-ბიტიანი მარკერის ინდიკატორის, 1-ბიტიანი საკონტროლო ინდიკატორის და 64-ბიტიანი მონაცემების სახით თითო ზოლზე.
4.2.3. RX CRC
შეგიძლიათ ჩართოთ TX CRC ბლოკი IP პარამეტრის რედაქტორში ჩართული CRC პარამეტრის გამოყენებით. ეს ფუნქცია მხარდაჭერილია როგორც ძირითადი, ასევე სრული რეჟიმში. RX CRC ბლოკი ურთიერთობს RX Control Word Removal და RX MII Decoder ბლოკებთან. IP ამტკიცებს rx_crc_error სიგნალს, როდესაც ხდება CRC შეცდომა.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 31

4. ფუნქციური აღწერა 683074 | 2022.04.28
IP უარყოფს rx_crc_error-ს ყოველ ახალ პაკეტზე. ეს არის მომხმარებლის ლოგიკის გამოსავალი მომხმარებლის ლოგიკური შეცდომების დამუშავებისთვის.
4.2.4. RX Deskew
RX deskew ბლოკი ამოიცნობს გასწორების მარკერებს თითოეული ზოლისთვის და ხელახლა ასწორებს მონაცემებს RX CW მოცილების ბლოკში გაგზავნამდე.
თქვენ შეგიძლიათ აირჩიოთ IP ბირთვს, რომ ავტომატურად მოაწყოს მონაცემები თითოეული ზოლისთვის, როდესაც გასწორების შეცდომა მოხდება, IP პარამეტრის რედაქტორში ავტომატური გასწორების პარამეტრის ჩართვით. თუ გამორთავთ ავტომატური გასწორების ფუნქციას, IP ბირთვი ამტკიცებს rx_error სიგნალს, რათა მიუთითოს გასწორების შეცდომა. თქვენ უნდა დაამტკიცოთ rx_link_reinit ზოლის გასწორების პროცესის დასაწყებად, როდესაც ხდება ზოლის გასწორების შეცდომა.
RX deskew ამოიცნობს განლაგების მარკერებს სახელმწიფო აპარატზე დაყრდნობით. შემდეგი დიაგრამა აჩვენებს მდგომარეობებს RX deskew ბლოკში.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 32

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 20.

RX Deskew Lane Alignment State Machine ავტომატური გასწორების ჩართული ნაკადის სქემა
დაწყება

უსაქმური

გადატვირთვა = 1 დიახ არა

ყველა PCS

არა

ბილიკები მზადაა?

დიახ

დაელოდე

ყველა სინქრონიზაციის მარკერი No
აღმოჩენილი?
დიახ
ალენი

არა
დიახ ტაიმაუტი?

დიახ
დაკარგეთ განლაგება?
არ არის დასასრული

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 33

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 21.

RX Deskew Lane Alignment State Machine ავტომატური გასწორების გამორთული ნაკადის სქემა
დაწყება

უსაქმური

გადატვირთვა = 1 დიახ არა

ყველა PCS

არა

ბილიკები მზადაა?

დიახ

დიახ
rx_link_reinit =1
არ არის ERROR

არა დიახ ტაიმაუტი?

დაელოდე
არა ყველა სინქრონიზაციის მარკერი
აღმოჩენილი?
დიახ ALIGN

დიახ
დაკარგეთ განლაგება?
არა
დასასრული
1. გასწორების პროცესი იწყება IDLE მდგომარეობით. ბლოკი გადადის WAIT მდგომარეობაში, როდესაც ყველა PCS ხაზი მზად იქნება და rx_link_reinit გამორთულია.
2. WAIT მდგომარეობაში, ბლოკი ამოწმებს, რომ ყველა აღმოჩენილი მარკერი დამტკიცებულია იმავე ციკლში. თუ ეს პირობა მართალია, ბლოკი გადადის ALIGNED მდგომარეობაში.
3. როდესაც ბლოკი არის ALIGNED მდგომარეობაში, ეს მიუთითებს ზოლების გასწორებაზე. ამ მდგომარეობაში, ბლოკი აგრძელებს ზოლის გასწორების მონიტორინგს და ამოწმებს არის თუ არა ყველა მარკერი იმავე ციკლში. თუ მინიმუმ ერთი მარკერი არ არის იმავე ციკლში და დაყენებულია Enable Auto Alignment პარამეტრი, ბლოკი გადადის

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 34

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28

IDLE მდგომარეობა გასწორების პროცესის ხელახლა ინიციალიზაციისთვის. თუ ავტომატური გასწორების ჩართვა არ არის დაყენებული და მინიმუმ ერთი მარკერი არ არის იმავე ციკლში, ბლოკი გადადის ERROR მდგომარეობაში და ელოდება მომხმარებლის ლოგიკის დამტკიცებას rx_link_reinit სიგნალის დასაწყებად ზოლის გასწორების პროცესის დასაწყებად.

ნახაზი 22. ზოლის გადასწორება ავტომატური გასწორების ჩართვით ჩართული rx_core_clk

rx_link_up

rx_link_reinit

და_ყველა_მარკერი

დესკევის შტატი

ALGNED

უსაქმური

დაელოდე

ALGNED

AUTO_ALIGN = 1

ნახაზი 23. ზოლის გადასწორება ავტომატური გასწორების ჩართვით გამორთულია rx_core_clk

rx_link_up

rx_link_reinit

და_ყველა_მარკერი

დესკევის შტატი

ALGNED

შეცდომა

უსაქმური

დაელოდე

ALGNED

AUTO_ALIGN = 0
4.2.5. RX CW მოცილება
ეს ბლოკი დეკოდირებს CW-ებს და აგზავნის მონაცემებს მომხმარებლის ლოგიკაში Avalon ნაკადის ინტერფეისის გამოყენებით CW-ების ამოღების შემდეგ.
როდესაც არ არის ხელმისაწვდომი მონაცემები, RX CW მოხსნის ბლოკი წყვეტს rx_avs_valid სიგნალს.
FULL რეჟიმში, თუ მომხმარებლის ბიტი დაყენებულია, ეს ბლოკი ამტკიცებს rx_is_usr_cmd სიგნალს და პირველი საათის ციკლის მონაცემები გამოიყენება როგორც მომხმარებლის მიერ განსაზღვრული ინფორმაცია ან ბრძანება.
როდესაც rx_avs_ready ამტკიცებს და rx_avs_valid ამტკიცებს, RX CW მოხსნის ბლოკი ქმნის შეცდომის პირობას მომხმარებლის ლოგიკაში.
ამ ბლოკთან დაკავშირებული ავალონის ნაკადის სიგნალები შემდეგია: · rx_avs_startofpacket · rx_avs_endofpacket · rx_avs_channel · rx_avs_empty · rx_avs_data

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 35

4. ფუნქციური აღწერა 683074 | 2022.04.28
· rx_avs_valid
· rx_num_valid_bytes_eob
· rx_is_usr_cmd (ხელმისაწვდომია მხოლოდ სრული რეჟიმში)
4.3. F-Tile Serial Lite IV Intel FPGA IP საათის არქიტექტურა
F-Tile Serial Lite IV Intel FPGA IP-ს აქვს ოთხი საათის შეყვანა, რომლებიც წარმოქმნიან საათებს სხვადასხვა ბლოკებში: · გადამცემის საცნობარო საათი (xcvr_ref_clk) – შეყვანის საათი გარე საათიდან
ჩიპები ან ოსცილატორები, რომლებიც წარმოქმნის საათებს TX MAC, RX MAC და TX და RX პერსონალური PCS ბლოკებისთვის. იხილეთ პარამეტრები მხარდაჭერილი სიხშირის დიაპაზონისთვის. · TX core clock (tx_core_clk)–ეს საათი მიღებულია გადამცემიდან PLL, რომელიც გამოიყენება TX MAC-ისთვის. ეს საათი ასევე არის გამომავალი საათი F-კრამიტის გადამცემიდან TX მომხმარებლის ლოგიკასთან დასაკავშირებლად. · RX core clock (rx_core_clk)–ეს საათი მიღებულია გადამცემიდან PLL, რომელიც გამოიყენება RX deskew FIFO და RX MAC-ისთვის. ეს საათი ასევე არის გამომავალი საათი F-კრამიტის გადამცემიდან RX მომხმარებლის ლოგიკასთან დასაკავშირებლად. · საათი გადამცემის რეკონფიგურაციის ინტერფეისისთვის (reconfig_clk) – შეყვანის საათი გარე საათის სქემებიდან ან ოსცილატორებიდან, რომლებიც წარმოქმნის საათებს F-კრამიტის გადამცემის რეკონფიგურაციის ინტერფეისისთვის, როგორც TX, ასევე RX მონაცემთა გზაზე. საათის სიხშირე 100-დან 162 MHz-მდეა.
შემდეგი ბლოკ-სქემა აჩვენებს F-Tile Serial Lite IV Intel FPGA IP საათის დომენებს და კავშირებს IP-ში.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 36

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 24.

F-Tile Serial Lite IV Intel FPGA IP საათის არქიტექტურა

ოსცილატორი

FPGA1
F-Tile Serial Lite IV Intel FPGA IP გადამცემის რეკონფიგურაციის ინტერფეისის საათი
(reconfig_clk)

tx_core_clkout (დაკავშირება მომხმარებლის ლოგიკასთან)

tx_core_clk= clk_pll_div64[mid_ch]

FPGA2

F-Tile Serial Lite IV Intel FPGA IP

გადამცემის რეკონფიგურაციის ინტერფეისის საათი

(reconfig_clk)

ოსცილატორი

rx_core_clk= clk_pll_div64[mid_ch]

rx_core_clkout (დაკავშირება მომხმარებლის ლოგიკასთან)

clk_pll_div64[mid_ch] clk_pll_div64[n-1:0]

Avalon Streaming Interface TX მონაცემები
TX MAC

სერიული_ლინკი[n-1:0]

დესკევი

FIFO

Avalon Streaming ინტერფეისი RX Data RX MAC

Avalon Streaming Interface RX მონაცემები
RX MAC

Deskew FIFO

rx_core_clkout (დაკავშირება მომხმარებლის ლოგიკასთან)

rx_core_clk= clk_pll_div64[mid_ch]

მორგებული PCS

სერიული_ლინკი[n-1:0]

TX MAC

Avalon Streaming Interface TX მონაცემები

tx_core_clk= clk_pll_div64[mid_ch]

tx_core_clkout (დაკავშირება მომხმარებლის ლოგიკასთან)

გადამცემის Ref საათი (xcvr_ref_clk)
გადამცემის Ref საათი (xcvr_ref_clk)

ოსცილატორი*

ლეგენდა

FPGA მოწყობილობა
TX ძირითადი საათის დომენი
RX ძირითადი საათის დომენი
გადამცემის საცნობარო საათის დომენი გარე მოწყობილობა მონაცემთა სიგნალები

4.4. გადატვირთვა და დაკავშირება ინიციალიზაცია
MAC, F-tile Hard IP და რეკონფიგურაციის ბლოკებს აქვთ სხვადასხვა გადატვირთვის სიგნალები: · TX და RX MAC ბლოკები იყენებენ tx_core_rst_n და rx_core_rst_n გადატვირთვის სიგნალებს. · tx_pcs_fec_phy_reset_n და rx_pcs_fec_phy_reset_n გადატვირთვის სიგნალების დრაივერი
რბილი გადატვირთვის კონტროლერი F-კრამიტის მყარი IP-ის გადატვირთვისთვის. · ხელახალი კონფიგურაციის ბლოკი იყენებს reconfig_reset გადატვირთვის სიგნალს.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 37

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 25. არქიტექტურის გადატვირთვა
Avalon Streaming Interface TX მონაცემები
MAC
Avalon Streaming SYNC ინტერფეისი RX მონაცემები

FPGA F-ფილა Serial Lite IV Intel FPGA IP

tx_mii rx_mii
phy_ehip_ready phy_rx_pcs_ready

F-ფილა მყარი IP

TX სერიული მონაცემები RX სერიული მონაცემები

tx_core_rstn rx_core_rstn tx_pcs_fec_phy_reset_n rx_pcs_fec_phy_reset_n reconfig_reset

ლოგიკის გადაყენება
დაკავშირებული ინფორმაცია · გადატვირთვის სახელმძღვანელო მითითებები გვერდზე 51 · F-Tile Serial Lite IV Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო
4.4.1. TX გადატვირთვისა და ინიციალიზაციის თანმიმდევრობა
TX გადატვირთვის თანმიმდევრობა F-Tile Serial Lite IV Intel FPGA IP-სთვის შემდეგია: 1. დააყენეთ tx_pcs_fec_phy_reset_n, tx_core_rst_n და reconfig_reset
ერთდროულად გადატვირთოთ F-ფილა მყარი IP, MAC და რეკონფიგურაციის ბლოკები. გაათავისუფლეთ tx_pcs_fec_phy_reset_n და განაახლეთ კონფიგურაცია tx_reset_ack-ის მოლოდინის შემდეგ, რათა დარწმუნდეთ, რომ ბლოკები სწორად არის გადატვირთული. 2. შემდეგ IP ამტკიცებს phy_tx_lanes_stable, tx_pll_locked და phy_ehip_ready სიგნალებს tx_pcs_fec_phy_reset_n გადატვირთვის გამოშვების შემდეგ, რაც მიუთითებს, რომ TX PHY მზად არის გადაცემისთვის. 3. tx_core_rst_n სიგნალი იკლებს მას შემდეგ, რაც phy_ehip_ready სიგნალი მაღალი იქნება. 4. IP იწყებს IDLE სიმბოლოების გადაცემას MII ინტერფეისზე მას შემდეგ, რაც MAC-ი გადატვირთულია. არ არის საჭირო TX ზოლის გასწორება და დახრილობა, რადგან ყველა ზოლი ერთსა და იმავე საათს იყენებს. 5. IDLE სიმბოლოების გადაცემისას MAC ამტკიცებს tx_link_up სიგნალს. 6. შემდეგ MAC იწყებს გადაცემას ALIGN დაწყვილებული START/END ან END/START CW ფიქსირებული ინტერვალით, რათა დაიწყოს დაკავშირებული მიმღების ზოლის გასწორების პროცესი.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 38

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 26.

TX გადატვირთვისა და ინიციალიზაციის დროის დიაგრამა
reconfig_sl_clk

reconfig_clk

tx_core_rst_n

tx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

tx_reset_ack

tx_pll _ ჩაკეტილია

phy_tx_lanes_stable

phy_ehip_ready

tx_li nk_up

7
5 6 8

4.4.2. RX გადატვირთვისა და ინიციალიზაციის თანმიმდევრობა
RX გადატვირთვის თანმიმდევრობა F-Tile Serial Lite IV Intel FPGA IP-სთვის შემდეგია:
1. დააყენეთ rx_pcs_fec_phy_reset_n, rx_core_rst_n და reconfig_reset ერთდროულად, რათა გადატვირთოთ F-ფილა მყარი IP, MAC და რეკონფიგურაციის ბლოკები. გაათავისუფლეთ rx_pcs_fec_phy_reset_n და გადატვირთეთ კონფიგურაცია rx_reset_ack-ის მოლოდინის შემდეგ, რათა უზრუნველყოთ ბლოკების სწორად გადატვირთვა.
2. შემდეგ IP ამტკიცებს phy_rx_pcs_ready სიგნალს პერსონალური PCS-ის გადატვირთვის გამოშვების შემდეგ, რათა მიუთითებდეს, რომ RX PHY მზად არის გადაცემისთვის.
3. rx_core_rst_n სიგნალი იკლებს მას შემდეგ, რაც phy_rx_pcs_ready სიგნალი მაღალი იქნება.
4. IP იწყებს ზოლის გასწორების პროცესს RX MAC გადატვირთვის გამოშვების შემდეგ და ALIGN-ის მიღების შემდეგ დაწყვილებული START/END ან END/START CW.
5. RX deskew ბლოკი ამტკიცებს rx_link_up სიგნალს ყველა ზოლის გასწორების დასრულების შემდეგ.
6. შემდეგ IP ადასტურებს rx_link_up სიგნალს მომხმარებლის ლოგიკაზე, რათა მიუთითოს, რომ RX ბმული მზად არის მონაცემთა მიღების დასაწყებად.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 39

4. ფუნქციური აღწერა 683074 | 2022.04.28

სურათი 27. RX გადატვირთვისა და ინიციალიზაციის დროის დიაგრამა
reconfig_sl_clk

reconfig_clk

rx_core_rst_n

rx_pcs_fec_phy_reset_n 1

reconfig_reset

reconfig_sl_reset

rx_reset_ack

rx_cdr_lock

rx_block_lock

rx_pcs_ready

rx_link_up

3 3 3 2

4 5 5

6 7

4.5. კავშირის სიჩქარისა და გამტარუნარიანობის ეფექტურობის გაანგარიშება

F-Tile Serial Lite IV Intel FPGA IP გამტარუნარიანობის ეფექტურობის გაანგარიშება შემდეგია:

გამტარუნარიანობის ეფექტურობა = raw_rate * 64/66 * (burst_size – burst_size_ovhd)/ burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period – 2)_align

ცხრილი 17. სიჩქარის ეფექტურობის ცვლადების აღწერა

ცვლადი

აღწერა

raw_rate burst_size

ეს არის ბიტის სიჩქარე, რომელიც მიღწეულია სერიული ინტერფეისით. raw_rate = SERDES სიგანე * გადამცემის საათის სიხშირე მაგample: raw_rate = 64 * 402.812500 Gbps = 25.78 Gbps
ადიდებული ზომის მნიშვნელობა. გამტარუნარიანობის საშუალო ეფექტურობის გამოსათვლელად გამოიყენეთ საერთო ადიდებული ზომის მნიშვნელობა. მაქსიმალური სიჩქარისთვის გამოიყენეთ მაქსიმალური ადიდებული ზომის მნიშვნელობა.

burst_size_ovhd

ადიდებული ზომის ოვერჰედის მნიშვნელობა.
სრული რეჟიმში, burst_size_ovhd მნიშვნელობა ეხება START და END დაწყვილებულ CW-ებს.
საბაზისო რეჟიმში, არ არის burst_size_ovhd, რადგან არ არის START და END დაწყვილებული CW.

align_marker_period

იმ პერიოდის მნიშვნელობა, სადაც ჩასმულია გასწორების მარკერი. მნიშვნელობა არის 81920 საათის ციკლი კომპილაციისთვის და 1280 სწრაფი სიმულაციისთვის. ეს მნიშვნელობა მიღებულია PCS მყარი ლოგიკით.

align_marker_width srl4_align_period

საათის ციკლების რაოდენობა, სადაც მართებული გასწორების მარკერის სიგნალი მაღალია.
საათის ციკლების რაოდენობა ორ გასწორების მარკერს შორის. თქვენ შეგიძლიათ დააყენოთ ეს მნიშვნელობა IP პარამეტრის რედაქტორში Alignment Period პარამეტრის გამოყენებით.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 40

გამოხმაურების გაგზავნა

4. ფუნქციური აღწერა 683074 | 2022.04.28
კავშირის სიჩქარის გამოთვლები შემდეგია: ეფექტური მაჩვენებელი = გამტარუნარიანობის ეფექტურობა * raw_rate თქვენ შეგიძლიათ მიიღოთ მომხმარებლის საათის მაქსიმალური სიხშირე შემდეგი განტოლებით. მომხმარებლის საათის მაქსიმალური სიხშირის გამოთვლა გულისხმობს მონაცემთა უწყვეტ ნაკადს და IDLE ციკლი არ ხდება მომხმარებლის ლოგიკაში. ეს მაჩვენებელი მნიშვნელოვანია მომხმარებლის ლოგიკის FIFO დიზაინის შექმნისას, რათა თავიდან იქნას აცილებული FIFO გადაჭარბება. მომხმარებლის საათის მაქსიმალური სიხშირე = ეფექტური სიჩქარე / 64

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 41

683074 | 2022.04.28 გამოხმაურების გაგზავნა

5. პარამეტრები

ცხრილი 18. F-Tile Serial Lite IV Intel FPGA IP პარამეტრის აღწერა

პარამეტრი

ღირებულება

ნაგულისხმევი

აღწერა

ზოგადი დიზაინის პარამეტრები

PMA მოდულაციის ტიპი

· PAM4 · NRZ

PAM4

აირჩიეთ PCS მოდულაციის რეჟიმი.

PMA ტიპი

· FHT · FGT

FGT

ირჩევს გადამცემის ტიპს.

PMA მონაცემთა სიჩქარე

· PAM4 რეჟიმისთვის:
— FGT გადამცემის ტიპი: 20 Gbps 58 Gbps
- FHT გადამცემის ტიპი: 56.1 Gbps, 58 Gbps, 116 Gbps
· NRZ რეჟიმისთვის:
— FGT გადამცემის ტიპი: 10 Gbps 28.05 Gbps
— FHT გადამცემის ტიპი: 28.05 Gbps, 58 Gbps

56.1 (FGT/FHT PAM4)
28.05 გბიტი/წმ (FGT/FHT NRZ)

განსაზღვრავს მონაცემთა ეფექტურ სიჩქარეს გადამცემის გამოსავალზე, რომელიც მოიცავს გადაცემას და სხვა ზედნადებს. მნიშვნელობა გამოითვლება IP-ით 1 ათობითი ადგილის დამრგვალებით Gbps ერთეულში.

PMA რეჟიმი

· დუპლექსი · Tx · Rx

დუპლექსი

FHT გადამცემის ტიპისთვის, მხარდაჭერილი მიმართულება მხოლოდ დუპლექსია. FGT გადამცემის ტიპისთვის, მხარდაჭერილი მიმართულებაა Duplex, Tx და Rx.

PMA-ს რაოდენობა

· PAM4 რეჟიმისთვის:

ბილიკები

- 1-დან 12-მდე

· NRZ რეჟიმისთვის:

- 1-დან 16-მდე

აირჩიეთ ზოლების რაოდენობა. სიმპლექსის დიზაინისთვის, მხარდაჭერილი ზოლების რაოდენობა არის 1.

PLL საცნობარო საათის სიხშირე

· FHT გადამცემის ტიპისთვის: 156.25 MHz
· FGT გადამცემის ტიპისთვის: 27.5 MHz 379.84375 MHz, არჩეული გადამცემის მონაცემთა სიჩქარის მიხედვით.

· FHT გადამცემის ტიპისთვის: 156.25 MHz
· FGT გადამცემის ტიპისთვის: 165 MHz

განსაზღვრავს გადამცემის საცნობარო საათის სიხშირეს.

სისტემის PLL

—

საცნობარო საათი

სიხშირე

170 MHz

ხელმისაწვდომია მხოლოდ FHT გადამცემის ტიპისთვის. განსაზღვრავს System PLL საცნობარო საათს და გამოყენებული იქნება F-Tile Reference და System PLL საათების Intel FPGA IP-ის შესატანად სისტემის PLL საათის გენერირებისთვის.

სისტემის PLL სიხშირე
გასწორების პერიოდი

— 128 65536

ჩართეთ RS-FEC

ჩართვა

876.5625 MHz 128 ჩართვა

განსაზღვრავს სისტემის PLL საათის სიხშირეს.
განსაზღვრავს გასწორების მარკერის პერიოდს. მნიშვნელობა უნდა იყოს x2. ჩართეთ RS-FEC ფუნქციის გასააქტიურებლად.
განაგრძო…

ISO 9001:2015 რეგისტრირებულია

5. პარამეტრები 683074 | 2022.04.28

პარამეტრი

ღირებულება

ნაგულისხმევი

აღწერა

გამორთვა

PAM4 PCS მოდულაციის რეჟიმში, RS-FEC ყოველთვის ჩართულია.

მომხმარებლის ინტერფეისი

სტრიმინგის რეჟიმი

· სრული · ძირითადი

სრული

აირჩიეთ მონაცემთა ნაკადი IP-სთვის.

სრული: ეს რეჟიმი აგზავნის პაკეტის დაწყების და პაკეტის დასასრულის ციკლს ჩარჩოში.

ძირითადი: ეს არის სუფთა ნაკადის რეჟიმი, სადაც მონაცემები იგზავნება პაკეტის დაწყების, ცარიელი და პაკეტის დასასრულის გარეშე, გამტარუნარიანობის გაზრდის მიზნით.

ჩართეთ CRC

Ჩართვა გამორთვა

გამორთვა

ჩართეთ CRC შეცდომის აღმოჩენისა და გამოსწორების ჩასართავად.

ჩართეთ ავტომატური გასწორება

Ჩართვა გამორთვა

გამორთვა

ჩართეთ ზოლის ავტომატური გასწორების ფუნქციის ჩასართავად.

გამართვის საბოლოო წერტილის ჩართვა

Ჩართვა გამორთვა

გამორთვა

როდესაც ჩართულია, F-Tile Serial Lite IV Intel FPGA IP მოიცავს ჩაშენებულ გამართვის ბოლო წერტილს, რომელიც შიგადაშიგ უკავშირდება Avalon-ის მეხსიერებით შედგენილ ინტერფეისს. IP-ს შეუძლია შეასრულოს გარკვეული ტესტები და გამართვის ფუნქციები J-ის მეშვეობითTAG სისტემის კონსოლის გამოყენებით. ნაგულისხმევი მნიშვნელობა გამორთულია.

Simplex Merging (ეს პარამეტრის პარამეტრი ხელმისაწვდომია მხოლოდ FGT dual simplex დიზაინის არჩევისას.)

RSFEC ჩართულია სხვა Serial Lite IV Simplex IP-ზე, რომელიც განთავსებულია იმავე FGT არხ(ებ)ზე.

Ჩართვა გამორთვა

გამორთვა

ჩართეთ ეს პარამეტრი, თუ გჭირდებათ კონფიგურაციის ნაზავი RS-FEC ჩართული და გამორთული F-Tile Serial Lite IV Intel FPGA IP-სთვის ორმაგი სიმპლექსის დიზაინში NRZ გადამცემის რეჟიმში, სადაც TX და RX მოთავსებულია იმავე FGT-ზე. არხ(ებ)ი.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 43

683074 | 2022.04.28 გამოხმაურების გაგზავნა

6. F-Tile Serial Lite IV Intel FPGA IP ინტერფეისის სიგნალები

6.1. საათის სიგნალები

ცხრილი 19. საათის სიგნალები

სახელი

სიგანის მიმართულება

აღწერა

tx_core_clkout

გამომავალი TX core საათი TX მორგებული PCS ინტერფეისისთვის, TX MAC და მომხმარებლის ლოგიკებისთვის

TX მონაცემთა გზა.

ეს საათი გენერირდება მორგებული PCS ბლოკიდან.

rx_core_clkout

გამომავალი RX core საათი RX მორგებული PCS ინტერფეისისთვის, RX deskew FIFO, RX MAC

და მომხმარებლის ლოგიკა RX მონაცემთა გზაზე.

ეს საათი გენერირდება მორგებული PCS ბლოკიდან.

xcvr_ref_clk
reconfig_clk reconfig_sl_clk

შეყვანის გადამცემის საცნობარო საათი.

როდესაც გადამცემის ტიპი დაყენებულია FGT-ზე, დაუკავშირეთ ეს საათი გამომავალ სიგნალს (out_refclk_fgt_0) F-Tile Reference და System PLL Clocks Intel FPGA IP. როდესაც გადამცემის ტიპი დაყენებულია FHT-ზე, დააკავშირეთ

ეს საათის გამომავალი სიგნალი (out_fht_cmmpll_clk_0) F-Tile Reference და System PLL საათები Intel FPGA IP.

იხილეთ პარამეტრები მხარდაჭერილი სიხშირის დიაპაზონისთვის.

შეყვანის შეყვანის საათი გადამცემის რეკონფიგურაციის ინტერფეისისთვის.

საათის სიხშირე 100-დან 162 MHz-მდეა.

შეაერთეთ ეს შემავალი საათის სიგნალი გარე საათის სქემებთან ან ოსცილატორებთან.

შეყვანის შეყვანის საათი გადამცემის რეკონფიგურაციის ინტერფეისისთვის.

საათის სიხშირე 100-დან 162 MHz-მდეა.

out_systemll_clk_ 1

შეყვანა

სისტემის PLL საათი.
შეაერთეთ ეს საათი F-Tile Reference და System PLL საათის Intel FPGA IP-ის გამომავალ სიგნალთან (out_systempll_clk_0).

დაკავშირებული ინფორმაციის პარამეტრები 42 გვერდზე

6.2. გადატვირთვის სიგნალები

ცხრილი 20. გადატვირთვის სიგნალები

სახელი

სიგანის მიმართულება

tx_core_rst_n

შეყვანა

საათის დომენის ასინქრონული

rx_core_rst_n

შეყვანა

ასინქრონული

tx_pcs_fec_phy_reset_n 1

შეყვანა

ასინქრონული

აღწერა

აქტიური დაბალი გადატვირთვის სიგნალი. აღადგენს F-Tile Serial Lite IV TX MAC-ს.

აქტიური დაბალი გადატვირთვის სიგნალი. აღადგენს F-Tile Serial Lite IV RX MAC-ს.

აქტიური დაბალი გადატვირთვის სიგნალი.

განაგრძო…

ISO 9001:2015 რეგისტრირებულია

6. F-Tile Serial Lite IV Intel FPGA IP ინტერფეისის სიგნალები 683074 | 2022.04.28

სახელი

სიგანის მიმართულების საათის დომენი

აღწერა

აღადგენს F-Tile Serial Lite IV TX მორგებულ PCS-ს.

rx_pcs_fec_phy_reset_n 1

შეყვანა

ასინქრონული

აქტიური დაბალი გადატვირთვის სიგნალი. აღადგენს F-Tile Serial Lite IV RX მორგებულ PCS-ს.

reconfig_reset

შეყვანა

reconfig_clk აქტიური მაღალი გადატვირთვის სიგნალი.

აღადგენს Avalon-ის მეხსიერებით შედგენილი ინტერფეისის რეკონფიგურაციის ბლოკს.

reconfig_sl_reset

შეიტანეთ reconfig_sl_clk აქტიური მაღალი გადატვირთვის სიგნალი.

აღადგენს Avalon-ის მეხსიერებით შედგენილი ინტერფეისის რეკონფიგურაციის ბლოკს.

6.3. MAC სიგნალები

ცხრილი 21.

TX MAC სიგნალები
ამ ცხრილში N წარმოადგენს IP პარამეტრის რედაქტორში დაყენებული ზოლების რაოდენობას.

სახელი

სიგანე

მიმართულების საათის დომენი

აღწერა

tx_avs_ready

გამომავალი tx_core_clkout Avalon ნაკადის სიგნალი.

როდესაც დამტკიცებულია, მიუთითებს, რომ TX MAC მზად არის მიიღოს მონაცემები.

tx_avs_data

· (64*N)*2 (PAM4 რეჟიმი)
· 64*N (NRZ რეჟიმი)

შეყვანა

tx_core_clkout Avalon ნაკადის სიგნალი. TX მონაცემები.

tx_avs_channel

შეიყვანეთ tx_core_clkout Avalon ნაკადის სიგნალი.

არხის ნომერი მიმდინარე ციკლზე გადაცემული მონაცემებისთვის.

ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

tx_avs_valid

შეიყვანეთ tx_core_clkout Avalon ნაკადის სიგნალი.

როდესაც დამტკიცებულია, მიუთითებს, რომ TX მონაცემთა სიგნალი მოქმედებს.

tx_avs_startofpacket

შეიყვანეთ tx_core_clkout Avalon ნაკადის სიგნალი.

როდესაც დამტკიცებულია, მიუთითებს TX მონაცემთა პაკეტის დაწყებაზე.

დაამტკიცეთ მხოლოდ ერთი საათის ციკლი თითოეული პაკეტისთვის.

ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

tx_avs_endofpacket

შეიყვანეთ tx_core_clkout Avalon ნაკადის სიგნალი.

როდესაც დამტკიცებულია, მიუთითებს TX მონაცემთა პაკეტის დასასრულს.

დაამტკიცეთ მხოლოდ ერთი საათის ციკლი თითოეული პაკეტისთვის.

ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

tx_avs_empty

შეიყვანეთ tx_core_clkout Avalon ნაკადის სიგნალი.

მიუთითებს არასწორი სიტყვების რაოდენობას TX მონაცემების საბოლოო ადიდებაში.

ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

tx_num_valid_bytes_eob

შეყვანა

tx_core_clkout

მიუთითებს მოქმედი ბაიტების რაოდენობას საბოლოო აფეთქების ბოლო სიტყვაში. ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.
განაგრძო…

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 45

6. F-Tile Serial Lite IV Intel FPGA IP ინტერფეისის სიგნალები 683074 | 2022.04.28

სახელი tx_is_usr_cmd
tx_link_up tx_link_reinit
crc_error_inject tx_error

სიგანე 1
1 1
N 5

მიმართულების საათის დომენი

აღწერა

შეყვანა

tx_core_clkout

დამტკიცების შემთხვევაში, ეს სიგნალი იწყებს მომხმარებლის მიერ განსაზღვრულ საინფორმაციო ციკლს.
დაამტკიცეთ ეს სიგნალი იმავე საათის ციკლში, როგორც tx_startofpacket მტკიცება.
ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

გამომავალი tx_core_clkout როდესაც დამტკიცებულია, მიუთითებს, რომ TX მონაცემთა ბმული მზად არის მონაცემთა გადაცემისთვის.

გამომავალი

tx_core_clkout

დამტკიცების შემთხვევაში, ეს სიგნალი იწყებს ზოლების ხელახლა გასწორებას.
დაამტკიცეთ ეს სიგნალი ერთი საათის ციკლის განმავლობაში, რათა MAC-მა გამოაგზავნოს ALIGN CW.

შეყვანა

tx_core_clkout დამტკიცების შემთხვევაში, MAC უშვებს CRC32 შეცდომას არჩეულ ხაზებზე.

გამომავალი tx_core_clkout არ გამოიყენება.

შემდეგი დროის დიაგრამა გვიჩვენებს ყოფილიampTX მონაცემთა გადაცემის 10 სიტყვა მომხმარებლის ლოგიკიდან 10 TX სერიულ ზოლში.

სურათი 28.

TX მონაცემთა გადაცემის დროის დიაგრამა
tx_core_clkout

tx_avs_valid

tx_avs_ready

tx_avs_startofpackets

tx_avs_endofpackets

tx_avs_data

0,1..,19 10,11…19 …… N-10..

0,1,2,…,9

… N-10..

ჩიხი 0

…………

STRT 0 10

N-10 END STRT 0

ჩიხი 1

…………

STRT 1 11

N-9 END STRT 1

N-10 END IDLE IDLE N-9 END IDLE IDLE

ჩიხი 9

…………

STRT 9 19

N-1 END STRT 9

N-1 END IDLE IDLE

ცხრილი 22.

RX MAC სიგნალები
ამ ცხრილში N წარმოადგენს IP პარამეტრის რედაქტორში დაყენებული ზოლების რაოდენობას.

სახელი

სიგანე

მიმართულების საათის დომენი

აღწერა

rx_avs_ready

შეიტანეთ rx_core_clkout Avalon ნაკადის სიგნალი.

როდესაც დამტკიცებულია, მიუთითებს, რომ მომხმარებლის ლოგიკა მზად არის მიიღოს მონაცემები.

rx_avs_data

(64*N)*2 (PAM4 რეჟიმი)
64*N (NRZ რეჟიმი)

გამომავალი

rx_core_clkout Avalon ნაკადის სიგნალი. RX მონაცემები.

rx_avs_channel

გამომავალი rx_core_clkout Avalon ნაკადის სიგნალი.

არხის ნომერი მონაცემებისთვის

მიღებული მიმდინარე ციკლზე.

ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

rx_avs_valid

გამომავალი rx_core_clkout Avalon ნაკადის სიგნალი.

განაგრძო…

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 46

გამოხმაურების გაგზავნა

6. F-Tile Serial Lite IV Intel FPGA IP ინტერფეისის სიგნალები 683074 | 2022.04.28

სახელი

სიგანე

მიმართულების საათის დომენი

აღწერა

როდესაც დამტკიცებულია, მიუთითებს, რომ RX მონაცემთა სიგნალი მოქმედებს.

rx_avs_startofpacket

გამომავალი rx_core_clkout Avalon ნაკადის სიგნალი.

როდესაც დამტკიცებულია, მიუთითებს RX მონაცემთა პაკეტის დაწყებაზე.

დაამტკიცეთ მხოლოდ ერთი საათის ციკლი თითოეული პაკეტისთვის.

ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

rx_avs_endofpacket

გამომავალი rx_core_clkout Avalon ნაკადის სიგნალი.

როდესაც დამტკიცებულია, მიუთითებს RX მონაცემთა პაკეტის დასასრულს.

დაამტკიცეთ მხოლოდ ერთი საათის ციკლი თითოეული პაკეტისთვის.

ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

rx_avs_ცარიელი

გამომავალი rx_core_clkout Avalon ნაკადის სიგნალი.

მიუთითებს არასწორი სიტყვების რაოდენობას RX მონაცემების საბოლოო ადიდებაში.

ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

rx_num_valid_bytes_eob

გამომავალი

rx_core_clkout მიუთითებს მოქმედი ბაიტების რაოდენობას საბოლოო ადიდების ბოლო სიტყვაში.
ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

rx_is_usr_cmd

გამომავალი rx_core_clkout როდესაც დამტკიცებულია, ეს სიგნალი იწყებს მომხმარებლის-

განსაზღვრული ინფორმაციის ციკლი.

დაამტკიცეთ ეს სიგნალი იმავე საათის ციკლში, როგორც tx_startofpacket მტკიცება.

ეს სიგნალი არ არის ხელმისაწვდომი ძირითადი რეჟიმში.

rx_link_up

გამომავალი rx_core_clkout როდესაც დამტკიცებულია, მიუთითებს RX მონაცემთა ბმულზე

მზად არის მონაცემთა მისაღებად.

rx_link_reinit

შეყვანა rx_core_clkout როდესაც დამტკიცებულია, ეს სიგნალი იწყებს ზოლებს

ხელახალი გასწორება.

თუ გამორთავთ ავტომატური გასწორების ჩართვას, დაამტკიცეთ ეს სიგნალი საათის ერთი ციკლის განმავლობაში, რათა გამორთოთ MAC ზოლების ხელახლა გასწორების მიზნით. თუ დაყენებულია ავტომატური გასწორების ჩართვა, MAC ავტომატურად ასწორებს ხაზებს.

არ დაამტკიცოთ ეს სიგნალი, როდესაც დაყენებულია ავტომატური გასწორების ჩართვა.

rx_error

(N*2*2)+3 (PAM4 რეჟიმი)
(N*2)*3 (NRZ რეჟიმი)

გამომავალი

rx_core_clkout

როდესაც დამტკიცებულია, მიუთითებს შეცდომის პირობებზე დაფიქსირებული RX მონაცემთა გზაზე.
· [(N*2+2):N+3] = მიუთითებს PCS შეცდომაზე კონკრეტული ზოლისთვის.
· [N+2] = მიუთითებს გასწორების შეცდომაზე. განაახლე ზოლის გასწორება, თუ ეს ბიტი დამტკიცებულია.
· [N+1]= მიუთითებს, რომ მონაცემები გადაგზავნილია მომხმარებლის ლოგიკაში, როდესაც მომხმარებლის ლოგიკა მზად არ არის.
· [N] = მიუთითებს გასწორების დაკარგვაზე.
· [(N-1):0] = მიუთითებს, რომ მონაცემები შეიცავს CRC შეცდომას.

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 47

6. F-Tile Serial Lite IV Intel FPGA IP ინტერფეისის სიგნალები 683074 | 2022.04.28

6.4. გადამცემის რეკონფიგურაციის სიგნალები

ცხრილი 23.

PCS-ის რეკონფიგურაციის სიგნალები
ამ ცხრილში N წარმოადგენს IP პარამეტრის რედაქტორში დაყენებული ზოლების რაოდენობას.

სახელი

სიგანე

მიმართულების საათის დომენი

აღწერა

reconfig_sl_read

შეიტანეთ reconfig_sl_ PCS reconfiguration read ბრძანება

clk

სიგნალები.

reconfig_sl_write

შეიტანეთ reconfig_sl_ PCS-ის რეკონფიგურაციის ჩაწერა

clk

ბრძანების სიგნალები.

reconfig_sl_address

14 ბიტი + clogb2N

შეყვანა

reconfig_sl_ clk

განსაზღვრავს PCS-ის ხელახალი კონფიგურაციის Avalon-ის მეხსიერების რუკების ინტერფეისის მისამართს არჩეულ ხაზში.
თითოეულ ზოლს აქვს 14 ბიტი და ზედა ბიტი ეხება ზოლის გადაადგილებას.
Example, 4 ზოლიანი NRZ/PAM4 დიზაინისთვის, reconfig_sl_address[13:0], რომელიც მიუთითებს მისამართის მნიშვნელობაზე:
· reconfig_sl_address[15:1 4] დაყენებულია 00 = მისამართი 0 ზოლისთვის.
· reconfig_sl_address[15:1 4] დაყენებულია 01 = მისამართი 1 ზოლისთვის.
· reconfig_sl_address[15:1 4] დაყენებულია 10 = მისამართი 2 ზოლისთვის.
· reconfig_sl_address[15:1 4] დაყენებულია 11 = მისამართი 3 ზოლისთვის.

reconfig_sl_readdata

გამომავალი reconfig_sl_ განსაზღვრავს PCS-ის ხელახალი კონფიგურაციის მონაცემებს

clk

იკითხება მზა ციკლით ა

შერჩეული ჩიხი.

reconfig_sl_waitrequest

გამომავალი reconfig_sl_ წარმოადგენს PCS-ის რეკონფიგურაციას

clk

ავალონის მეხსიერების რუქის ინტერფეისი

შეჩერების სიგნალი არჩეულ ზოლში.

reconfig_sl_writedata

შეყვანა reconfig_sl_ განსაზღვრავს PCS-ის ხელახალი კონფიგურაციის მონაცემებს

clk

ჩაიწეროს ჩაწერის ციკლზე a

შერჩეული ჩიხი.

reconfig_sl_readdata_vali

გამომავალი

reconfig_sl_ განსაზღვრავს PCS-ის ხელახალი კონფიგურაციას

clk

მიღებული მონაცემები მოქმედებს არჩეულში

ზოლი.

ცხრილი 24.

F-Tile მყარი IP რეკონფიგურაციის სიგნალები
ამ ცხრილში N წარმოადგენს IP პარამეტრის რედაქტორში დაყენებული ზოლების რაოდენობას.

სახელი

სიგანე

მიმართულების საათის დომენი

აღწერა

reconfig_read

შეიტანეთ reconfig_clk PMA ხელახალი კონფიგურაციის წაკითხვა

ბრძანების სიგნალები.

reconfig_write

შეიტანეთ reconfig_clk PMA რეკონფიგურაციის ჩაწერა

ბრძანების სიგნალები.

reconfig_address

18 ბიტი + clog2bN

შეყვანა

reconfig_clk

განსაზღვრავს PMA Avalon-ის მეხსიერების რუქის ინტერფეისის მისამართს არჩეულ ხაზში.
განაგრძო…

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 48

გამოხმაურების გაგზავნა

6. F-Tile Serial Lite IV Intel FPGA IP ინტერფეისის სიგნალები 683074 | 2022.04.28

სახელი
reconfig_readdata reconfig_waitrequest reconfig_writedata reconfig_readdatavalid

სიგანე
32 1 32 1

მიმართულების საათის დომენი

აღწერა

ორივე PAM4 რეკლამის NRZ რეჟიმში, თითოეულ ხაზს აქვს 18 ბიტი, ხოლო დარჩენილი ზედა ბიტი ეხება ზოლის გადაადგილებას.
Example, 4 ზოლიანი დიზაინისთვის:
· reconfig_address[19:18] დაყენებულია 00 = მისამართი 0 ზოლისთვის.
· reconfig_address[19:18] დაყენებულია 01 = მისამართი 1 ზოლისთვის.
· reconfig_address[19:18] დაყენებულია 10 = მისამართი 2 ზოლისთვის.
· reconfig_address[19:18] დაყენებულია 11 = მისამართი 3 ზოლისთვის.

გამომავალი

reconfig_clk განსაზღვრავს PMA მონაცემების წაკითხვას მზა ციკლით არჩეულ ზოლში.

გამომავალი

reconfig_clk წარმოადგენს PMA Avalon-ის მეხსიერების შედგენილ ინტერფეისის გაჩერების სიგნალს არჩეულ ხაზში.

შეყვანა

reconfig_clk განსაზღვრავს PMA მონაცემებს, რომლებიც ჩაიწერება ჩაწერის ციკლზე არჩეულ ხაზში.

გამომავალი

reconfig_clk განსაზღვრავს PMA-ს ხელახალი კონფიგურაციის მიღებული მონაცემები მოქმედებს არჩეულ ხაზში.

6.5. PMA სიგნალები

ცხრილი 25.

PMA სიგნალები
ამ ცხრილში N წარმოადგენს IP პარამეტრის რედაქტორში დაყენებული ზოლების რაოდენობას.

სახელი

სიგანე

მიმართულების საათის დომენი

აღწერა

phy_tx_lanes_stable

N*2 (PAM4 რეჟიმი)
N (NRZ რეჟიმი)

გამომავალი

ასინქრონული, როდესაც დამტკიცებულია, მიუთითებს, რომ TX მონაცემთა გზა მზად არის მონაცემების გასაგზავნად.

tx_pll_locked

N*2 (PAM4 რეჟიმი)
N (NRZ რეჟიმი)

გამომავალი

ასინქრონული როდესაც დამტკიცებულია, მიუთითებს, რომ TX PLL-მა მიაღწია დაბლოკვის სტატუსს.

phy_ehip_ready

N*2 (PAM4 რეჟიმი)
N (NRZ რეჟიმი)

გამომავალი

ასინქრონული

როდესაც დამტკიცებულია, მიუთითებს, რომ მორგებული PCS-მა დაასრულა შიდა ინიციალიზაცია და მზად არის გადაცემისთვის.
ეს სიგნალი მტკიცდება tx_pcs_fec_phy_reset_n და tx_pcs_fec_phy_reset_nare-ის გაუქმების შემდეგ.

tx_serial_data

გამომავალი TX სერიული საათი TX სერიული ქინძისთავები.

rx_serial_data

შეიყვანეთ RX სერიული საათი RX სერიული ქინძისთავები.

phy_rx_block_lock

N*2 (PAM4 რეჟიმი)
N (NRZ რეჟიმი)

გამომავალი

ასინქრონული როდესაც დამტკიცებულია, მიუთითებს, რომ 66b ბლოკის გასწორება დასრულდა ზოლებისთვის.

rx_cdr_lock

N*2 (PAM4 რეჟიმი)

გამომავალი

ასინქრონული

როდესაც დამტკიცებულია, მიუთითებს, რომ აღდგენილი საათები დაბლოკილია მონაცემებზე.
განაგრძო…

გამოხმაურების გაგზავნა

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 49

6. F-Tile Serial Lite IV Intel FPGA IP ინტერფეისის სიგნალები 683074 | 2022.04.28

დაასახელეთ phy_rx_pcs_ready phy_rx_hi_ber

სიგანე

მიმართულების საათის დომენი

აღწერა

N (NRZ რეჟიმი)

N*2 (PAM4 რეჟიმი)
N (NRZ რეჟიმი)

გამომავალი

ასინქრონული

როდესაც დამტკიცებულია, მიუთითებს, რომ შესაბამისი Ethernet არხის RX ზოლები სრულად არის გასწორებული და მზად არის მონაცემების მისაღებად.

N*2 (PAM4 რეჟიმი)
N (NRZ რეჟიმი)

გამომავალი

ასინქრონული

როდესაც დამტკიცებულია, მიუთითებს, რომ შესაბამისი Ethernet არხის RX PCS არის HI BER მდგომარეობაში.

F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო 50

გამოხმაურების გაგზავნა

683074 | 2022.04.28 გამოხმაურების გაგზავნა

7. დიზაინი F-Tile Serial Lite IV Intel FPGA IP-ით

7.1. სახელმძღვანელო მითითებების გადატვირთვა
მიჰყევით ამ გადატვირთვის მითითებებს თქვენი სისტემის დონეზე გადატვირთვის განსახორციელებლად.
· დააკავშირეთ tx_pcs_fec_phy_reset_n და rx_pcs_fec_phy_reset_n სიგნალები სისტემის დონეზე, რათა გადატვირთოთ TX და RX PCS ერთდროულად.
· დააყენეთ tx_pcs_fec_phy_reset_n, rx_pcs_fec_phy_reset_n, tx_core_rst_n, rx_core_rst_n და reconfig_reset სიგნალები ერთდროულად. IP გადატვირთვისა და ინიციალიზაციის თანმიმდევრობების შესახებ დამატებითი ინფორმაციისთვის იხილეთ გადატვირთვა და ბმულის ინიციალიზაცია.
· გეჭიროთ tx_pcs_fec_phy_reset_n და rx_pcs_fec_phy_reset_n სიგნალები დაბალი, და reconfig_reset სიგნალი მაღალი და დაელოდეთ tx_reset_ack და rx_reset_ack სათანადოდ გადააყენონ F-კრამიტის მყარი IP და ხელახალი კონფიგურაციის ბლოკები.
· FPGA მოწყობილობებს შორის სწრაფი კავშირის მისაღწევად, ერთდროულად გადააყენეთ დაკავშირებული F-Tile Serial Lite IV Intel FPGA IP-ები. იხილეთ F-Tile Serial Lite IV Intel FPGA IP Design Example მომხმარებლის სახელმძღვანელო IP TX და RX ბმულის მონიტორინგის შესახებ ინფორმაციისთვის ინსტრუმენტთა ნაკრების გამოყენებით.
დაკავშირებული ინფორმაცია
· გადატვირთვა და დაკავშირება ინიციალიზაცია გვერდზე 37
· F-Tile Serial Lite IV Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

7.2. შეცდომების დამუშავების სახელმძღვანელო მითითებები

შემდეგი ცხრილი ჩამოთვლის შეცდომის დამუშავების სახელმძღვანელო მითითებებს შეცდომის პირობებისთვის, რომელიც შეიძლება მოხდეს F-Tile Serial Lite IV Intel FPGA IP დიზაინით.

ცხრილი 26. შეცდომის მდგომარეობისა და დამუშავების სახელმძღვანელო მითითებები

შეცდომის მდგომარეობა
ერთი ან მეტი ზოლი ვერ ახერხებს კომუნიკაციის დამყარებას გარკვეული დროის შემდეგ.

გაიდლაინები
განახორციელეთ დროის ამოწურვის სისტემა ბმულის გადატვირთვისთვის აპლიკაციის დონეზე.

ზოლი კარგავს კომუნიკაციას კომუნიკაციის დამყარების შემდეგ.
ზოლი კარგავს კომუნიკაციას დესკუს პროცესის დროს.

ეს შეიძლება მოხდეს მონაცემთა გადაცემის ფაზების შემდეგ ან მის დროს. განახორციელეთ ბმულის დაკარგვის გამოვლენა აპლიკაციის დონეზე და გადააყენეთ ბმული.
განახორციელეთ ბმული ხელახალი ინიციალიზაციის პროცესი მცდარი ზოლისთვის. თქვენ უნდა უზრუნველყოთ, რომ დაფის მარშრუტი არ აღემატებოდეს 320 UI-ს.

დაკარგვის ზოლის გასწორება ყველა ზოლის გასწორების შემდეგ.

ეს შეიძლება მოხდეს მონაცემთა გადაცემის ფაზების შემდეგ ან მის დროს. განახორციელეთ ზოლის გასწორების დაკარგვის გამოვლენა განაცხადის დონეზე, რათა თავიდან დაიწყოთ ზოლის გასწორების პროცესი.

ISO 9001:2015 რეგისტრირებულია

683074 | 2022.04.28 გამოხმაურების გაგზავნა

8. F-Tile Serial Lite IV Intel FPGA IP მომხმარებლის სახელმძღვანელო არქივები

IP ვერსიები იგივეა, რაც Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის ვერსიები v19.1-მდე. Intel Quartus Prime Design Suite პროგრამული უზრუნველყოფის 19.2 ან უფრო ახალი ვერსიიდან, IP ბირთვებს აქვთ IP ვერსიების ახალი სქემა.

თუ IP ძირითადი ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ვერსიის მომხმარებლის სახელმძღვანელო.

Intel Quartus Prime ვერსია
21.3

IP Core ვერსია 3.0.0

მომხმარებლის სახელმძღვანელო F-Tile Serial Lite IV Intel® FPGA IP მომხმარებლის სახელმძღვანელო

ISO 9001:2015 რეგისტრირებულია

683074 | 2022.04.28 გამოხმაურების გაგზავნა

9. დოკუმენტის შესწორების ისტორია F-Tile Serial Lite IV Intel FPGA IP მომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია 2022.04.28
2021.11.16 2021.10.22 2021.08.18

Intel Quartus Prime ვერსია
22.1
21.3 21.3 21.2

IP ვერსია 5.0.0
3.0.0 3.0.0 2.0.0

ცვლილებები
· განახლებული ცხრილი: F-Tile Serial Lite IV Intel FPGA IP მახასიათებლები — განახლებული მონაცემთა გადაცემის აღწერა დამატებითი FHT გადამცემის სიჩქარის მხარდაჭერით: 58G NRZ, 58G PAM4 და 116G PAM4
· განახლებული ცხრილი: F-Tile Serial Lite IV Intel FPGA IP პარამეტრის აღწერა — დამატებულია ახალი პარამეტრი · სისტემის PLL მითითების საათის სიხშირე · გამართვის ბოლო წერტილის ჩართვა — განახლებულია PMA მონაცემთა სიჩქარის მნიშვნელობები — განახლებულია პარამეტრის დასახელება GUI-ს შესატყვისად
· განახლებულია მონაცემთა გადაცემის აღწერა ცხრილში: F-Tile Serial Lite IV Intel FPGA IP მახასიათებლები.
· ცხრილის სახელი გადაერქვა IP-ში F-Tile Serial Lite IV Intel FPGA IP პარამეტრის აღწერა პარამეტრების განყოფილებაში სიცხადისთვის.
· განახლებული ცხრილი: IP პარამეტრები: — დამატებულია ახალი პარამეტრი–RSFEC ჩართულია სხვა Serial Lite IV Simplex IP-ზე, რომელიც განთავსებულია იმავე FGT არხ(ებ)ზე. — განახლებულია გადამცემის საცნობარო საათის სიხშირის ნაგულისხმევი მნიშვნელობები.
თავდაპირველი გამოშვება.

ISO 9001:2015 რეგისტრირებულია

დოკუმენტები / რესურსები

	intel F Tile Serial Lite IV Intel FPGA IP [pdf] მომხმარებლის სახელმძღვანელო F Tile Serial Lite IV Intel FPGA IP, F Tile Serial Lite IV, Intel FPGA IP
	intel F-Tile Serial Lite IV Intel FPGA IP [pdf] მომხმარებლის სახელმძღვანელო F-Tile Serial Lite IV Intel FPGA IP, Serial Lite IV Intel FPGA IP, Lite IV Intel FPGA IP, IV Intel FPGA IP, FPGA IP, IP