F-Tile DisplayPort FPGA IP დიზაინი მაგample
მომხმარებლის სახელმძღვანელო

F-Tile DisplayPort FPGA IP დიზაინი მაგample

განახლებულია Intel® Quartus® Prime Design Suite-სთვის: 22.2 IP ვერსია: 21.0.1

DisplayPort Intel FPGA IP დიზაინი მაგampსწრაფი დაწყების სახელმძღვანელო

DisplayPort Intel® F-კრამიტით მოწყობილობებს აქვთ სიმულაციური ტესტის მაგიდა და აპარატურის დიზაინი, რომელიც მხარს უჭერს კომპილაციას და ტექნიკის ტესტირებას FPGA IP დიზაინის ყოფილიamples Intel Agilex™-ისთვის
DisplayPort Intel FPGA IP გთავაზობთ შემდეგ დიზაინს მაგamples:

• DisplayPort SST პარალელური loopback Pixel Clock Recovery (PCR) მოდულის გარეშე
• DisplayPort SST პარალელური loopback AXIS ვიდეო ინტერფეისით

როდესაც თქვენ ქმნით დიზაინს ყოფილიample, პარამეტრის რედაქტორი ავტომატურად ქმნის fileაუცილებელია დიზაინის სიმულაცია, შედგენა და ტესტირება აპარატურაში.
სურათი 1. განვითარება სtagesდაკავშირებული ინფორმაცია

• DisplayPort Intel FPGA IP მომხმარებლის სახელმძღვანელო
• მიგრაცია Intel Quartus Prime Pro Edition-ში

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე.
*სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO 9001:2015 რეგისტრირებულია
1.1. დირექტორია სტრუქტურა
სურათი 2. დირექტორია სტრუქტურა

ცხრილი 1. დიზაინი მაგampკომპონენტები

საქაღალდეები	Files
rtl/core	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX სამშენებლო ბლოკი)
	dp_rx_data_fifo. ip
	rx_top_phy. სვ
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX სამშენებლო ბლოკი)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები
Intel იყენებს შემდეგ აპარატურასა და პროგრამულ უზრუნველყოფას დიზაინის შესამოწმებლადampლე:
აპარატურა

• Intel Agilex I-სერიის განვითარების ნაკრები
• DisplayPort Source GPU
• DisplayPort Sink (მონიტორი)
• Bitec DisplayPort FMC ქალიშვილი ბარათი Revision 8C
• DisplayPort კაბელები

პროგრამული უზრუნველყოფა

• Intel Quartus® Prime
• Synopsys* VCS სიმულატორი

1.3. დიზაინის გენერირება
გამოიყენეთ DisplayPort Intel FPGA IP პარამეტრის რედაქტორი Intel Quartus Prime პროგრამულ უზრუნველყოფაში დიზაინის გენერირებისთვისampლე.
ნახაზი 3. დიზაინის ნაკადის გენერირება

1.  აირჩიეთ Tools ➤ IP Catalog და აირჩიეთ Intel Agilex F-tile, როგორც სამიზნე მოწყობილობების ოჯახი.
   შენიშვნა: დიზაინი მაგampმხარს უჭერს მხოლოდ Intel Agilex F-Tile მოწყობილობებს.
2. IP კატალოგში იპოვნეთ და ორჯერ დააწკაპუნეთ DisplayPort Intel FPGA IP. გამოჩნდება ახალი IP ვარიაციის ფანჯარა.
3. მიუთითეთ უმაღლესი დონის სახელი თქვენი ინდივიდუალური IP ვარიაციისთვის. პარამეტრის რედაქტორი ინახავს IP ვარიაციის პარამეტრებს a file დაასახელა .ip.
4. აირჩიეთ Intel Agilex F-კრამიტის მოწყობილობა Device ველში, ან შეინახეთ ნაგულისხმევი Intel Quartus Prime პროგრამული მოწყობილობის არჩევანი.
5. დააწკაპუნეთ OK. გამოჩნდება პარამეტრის რედაქტორი.
6. დააკონფიგურირეთ სასურველი პარამეტრები როგორც TX, ასევე RX.
7. დიზაინის ქვეშ Exampჩანართზე აირჩიეთ DisplayPort SST Parallel Loopback Without PCR.
8. აირჩიეთ Simulation ტესტის სკალის გენერირებისთვის და აირჩიეთ Synthesis ტექნიკის დიზაინის გენერირებისთვის exampლე. თქვენ უნდა აირჩიოთ ამ ვარიანტებიდან მინიმუმ ერთი, რომ შექმნათ დიზაინი example fileს. თუ ორივეს აირჩევთ, გენერირების დრო უფრო გრძელი ხდება.
9. Target Development Kit-ისთვის აირჩიეთ Intel Agilex I-Series SOC Development Kit. ეს იწვევს მე-4 საფეხურზე არჩეული სამიზნე მოწყობილობის შეცვლას, რათა შეესაბამებოდეს მოწყობილობას განვითარების კომპლექტში. Intel Agilex I-სერიის SOC განვითარების ნაკრებისთვის ნაგულისხმევი მოწყობილობაა AGIB027R31B1E2VR0.
10. დააჭირეთ Generate Exampდიზაინი.

1.4. დიზაინის სიმულაცია
DisplayPort Intel FPGA IP დიზაინი example testbench ახდენს სერიული loopback დიზაინის სიმულაციას TX ინსტანციიდან RX ინსტანციამდე. ვიდეო შაბლონის გენერატორის შიდა მოდული მართავს DisplayPort TX ინსტანციას და RX ინსტანციის ვიდეო გამომავალი უერთდება CRC ქამრებს ტესტის მაგიდაზე.
სურათი 4. დიზაინის სიმულაციური ნაკადი

1. გადადით Synopsys simulator საქაღალდეში და აირჩიეთ VCS.
2. სიმულაციური სკრიპტის გაშვება.
   წყარო vcs_sim.sh
3. სკრიპტი ასრულებს Quartus TLG-ს, აგროვებს და აწარმოებს ტესტის მაგიდას სიმულატორში.
4. გაანალიზეთ შედეგი.
   წარმატებული სიმულაცია მთავრდება Source და Sink SRC შედარებით.

1.5. დიზაინის შედგენა და ტესტირება
სურათი 5. დიზაინის შედგენა და სიმულაციასაჩვენებელი ტესტის შედგენა და გაშვება აპარატურაზე მაგampდიზაინისთვის, მიჰყევით ამ ნაბიჯებს:

1. უზრუნველყოს ტექნიკის მაგampდიზაინის გენერაცია დასრულებულია.
2. გაუშვით Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა და გახსენით / quartus/agi_dp_demo.qpf.
3. დააჭირეთ დამუშავებას ➤ შედგენის დაწყება.
4. წარმატებული შედგენის შემდეგ, Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა ქმნის .sof file თქვენს მითითებულ დირექტორიაში.
5. შეაერთეთ DisplayPort RX კონექტორი Bitec-ის ქალიშვილ ბარათზე გარე DisplayPort წყაროსთან, როგორიცაა კომპიუტერის გრაფიკული ბარათი.
6. შეაერთეთ DisplayPort TX კონექტორი Bitec-ის ქალიშვილ ბარათზე DisplayPort ნიჟარის მოწყობილობასთან, როგორიცაა ვიდეო ანალიზატორი ან კომპიუტერის მონიტორი.
7.  დარწმუნდით, რომ განვითარების დაფაზე ყველა ჩამრთველი ნაგულისხმევ მდგომარეობაშია.
8. დააკონფიგურირეთ არჩეული Intel Agilex F-Tile მოწყობილობა განვითარების დაფაზე გენერირებული .sof-ის გამოყენებით file (ინსტრუმენტები ➤ პროგრამისტი).
9. DisplayPort ჩაძირვის მოწყობილობა აჩვენებს ვიდეოს, რომელიც გენერირებულია ვიდეო წყაროდან.

დაკავშირებული ინფორმაცია
Intel Agilex I-Series FPGA განვითარების ნაკრები მომხმარებლის სახელმძღვანელო/
1.5.1. ELF-ის რეგენერაცია File
სტანდარტულად, ELF file გენერირებულია, როდესაც თქვენ გენერირებთ დინამიური დიზაინის მაგampლე.
თუმცა, ზოგიერთ შემთხვევაში, თქვენ გჭირდებათ ELF-ის რეგენერაცია file თუ შეცვლით პროგრამულ უზრუნველყოფას file ან განაახლეთ dp_core.qsys file. მიმდინარეობს dp_core.qsys-ის რეგენერაცია file ანახლებს .sopcinfo file, რომელიც მოითხოვს თქვენგან ELF-ის რეგენერაციას file.

1. Წადი /პროგრამული უზრუნველყოფა და საჭიროების შემთხვევაში შეცვალეთ კოდი.
2. Წადი /script და შეასრულეთ შემდეგი build სკრიპტი: source build_sw.sh
   • Windows-ზე მოძებნეთ და გახსენით Nios II Command Shell. Nios II Command Shell-ში გადადით /სკრიპტი და შეასრულე წყარო build_sw.sh.
   შენიშვნა: Windows 10-ზე build სკრიპტის შესასრულებლად, თქვენს სისტემას სჭირდება Windows Subsystems for Linux (WSL). დამატებითი ინფორმაციისთვის WSL ინსტალაციის ეტაპების შესახებ, იხილეთ Nios II Software Developer Handbook.
   • Linux-ზე გაუშვით პლატფორმის დიზაინერი და გახსენით Tools ➤ Nios II Command Shell. Nios II Command Shell-ში გადადით /სკრიპტი და შეასრულე წყარო build_sw.sh.
3. დარწმუნდით .ელფი file იქმნება /პროგრამული უზრუნველყოფა/ dp_demo.
4. ჩამოტვირთეთ გენერირებული .elf file შევიდა FPGA-ში .sof-ის ხელახალი შედგენის გარეშე file შემდეგი სკრიპტის გაშვებით: nios2-download /პროგრამული უზრუნველყოფა/dp_demo/*.elf
5. დააჭირეთ გადატვირთვის ღილაკს FPGA დაფაზე, რომ ახალი პროგრამული უზრუნველყოფა ამოქმედდეს.

1.6. DisplayPort Intel FPGA IP დიზაინი მაგampპარამეტრები
ცხრილი 2. DisplayPort Intel FPGA IP Design ExampQSF შეზღუდვა Intel Agilex Ftile მოწყობილობისთვის

QSF შეზღუდვა	აღწერა
set_global_assignment -სახელი VERILOG_MACRO „__DISPLAYPORT_support__=1“	Quartus 22.2-დან მოყოლებული, ეს QSF შეზღუდვა საჭიროა DisplayPort მორგებული SRC (Soft Reset Controller) ნაკადის გასააქტიურებლად.

ცხრილი 3. DisplayPort Intel FPGA IP Design Exampპარამეტრები Intel Agilex F-Tile მოწყობილობისთვის

პარამეტრი	ღირებულება	აღწერა
ხელმისაწვდომი დიზაინი მაგample
აირჩიეთ დიზაინი	• არცერთი •DisplayPort SST Parallel Loopback PCR-ის გარეშე •DisplayPort SST პარალელური მარყუჟი AXIS ვიდეო ინტერფეისით	აირჩიეთ დიზაინი მაგampუნდა წარმოიქმნას. •არცერთი: დიზაინის გარეშე, მაგample ხელმისაწვდომია მიმდინარე პარამეტრის შერჩევისთვის. •DisplayPort SST Parallel Loopback PCR-ის გარეშე: ეს დიზაინი მაგample აჩვენებს პარალელურ უკუსვლას DisplayPort sink-დან DisplayPort წყარომდე Pixel Clock Recovery (PCR) მოდულის გარეშე, როდესაც ჩართავთ ვიდეო შეყვანის სურათის პორტის პარამეტრს. •DisplayPort SST პარალელური მარყუჟი AXIS ვიდეო ინტერფეისით: ეს დიზაინი მაგampაჩვენებს პარალელურ უკუსვლას DisplayPort sink-დან DisplayPort წყარომდე AXIS ვიდეო ინტერფეისით, როდესაც Active Video Data Protocols-ის ჩართვა დაყენებულია AXIS-VVP Full-ზე.
დიზაინი მაგample Files
სიმულაცია	Ჩართვა გამორთვა	ჩართეთ ეს პარამეტრი საჭიროების შესაქმნელად files სიმულაციური ტესტირებისთვის.
სინთეზი	Ჩართვა გამორთვა	ჩართეთ ეს პარამეტრი საჭიროების შესაქმნელად files Intel Quartus Prime კომპილაციისა და ტექნიკის დიზაინისთვის.
გენერირებული HDL ფორმატი
გენერირება File ფორმატი	Verilog, VHDL	აირჩიეთ თქვენთვის სასურველი HDL ფორმატი გენერირებული დიზაინისთვის მაგample fileკომპლექტი. შენიშვნა: ეს პარამეტრი განსაზღვრავს მხოლოდ გენერირებული უმაღლესი დონის IP-ის ფორმატს fileს. Ყველა სხვა files (მაგampლე საცდელი სკამი და უმაღლესი დონე files ტექნიკის დემონსტრირებისთვის) არის Verilog HDL ფორმატში.
სამიზნე განვითარების ნაკრები
აირჩიეთ დაფა	• არ არის განვითარების ნაკრები •Intel Agilex I-სერია განვითარების ნაკრები	აირჩიეთ დაფა მიზნობრივი დიზაინისთვის მაგampლე.

პარამეტრი	ღირებულება	აღწერა
		• No Development Kit: ეს ოფცია გამორიცხავს დიზაინის ყველა ტექნიკის ასპექტს მაგampლე. P ბირთვი აყენებს ყველა პინის დავალებას ვირტუალურ ქინძისთავებზე. •Intel Agilex I-Series FPGA Development Kit: ეს ოფცია ავტომატურად ირჩევს პროექტის სამიზნე მოწყობილობას, რათა შეესაბამებოდეს მოწყობილობას ამ განვითარების კომპლექტზე. თქვენ შეგიძლიათ შეცვალოთ სამიზნე მოწყობილობა Change Target Device პარამეტრის გამოყენებით, თუ თქვენს დაფის ვერსიას აქვს მოწყობილობის სხვა ვარიანტი. IP ბირთვი ადგენს ყველა პინის დავალებას განვითარების ნაკრების მიხედვით. შენიშვნა: წინასწარი დიზაინი მაგample არ არის ფუნქციურად დამოწმებული აპარატურაზე ამ Quartus გამოშვებაში. •Custom Development Kit: ეს ოფცია საშუალებას აძლევს დიზაინის ყოფილიampუნდა შემოწმდეს მესამე მხარის განვითარების კომპლექტზე Intel FPGA-ით. შეიძლება დაგჭირდეთ დამოუკიდებლად დააყენოთ ქინძისთავები.
სამიზნე მოწყობილობა
შეცვალეთ სამიზნე მოწყობილობა	Ჩართვა გამორთვა	ჩართეთ ეს პარამეტრი და აირჩიეთ მოწყობილობის სასურველი ვარიანტი განვითარების ნაკრებისთვის.

პარალელური მარყუჟის დიზაინი მაგamples

DisplayPort Intel FPGA IP დიზაინი exampეს აჩვენებს პარალელური loopback-ს DisplayPort RX-დან DisplayPort TX-ის მაგალითებამდე Pixel Clock Recovery (PCR) მოდულის გარეშე.
ცხრილი 4. DisplayPort Intel FPGA IP Design Example Intel Agilex F-Tile მოწყობილობისთვის

დიზაინი მაგample	აღნიშვნა	მონაცემთა სიხშირე	არხის რეჟიმი	Loopback ტიპი
DisplayPort SST პარალელური loopback PCR-ის გარეშე	DisplayPort SST	RBR, HRB, HRB2, HBR3	სიმპლექსი	პარალელურად PCR-ის გარეშე
DisplayPort SST პარალელური loopback AXIS ვიდეო ინტერფეისით	DisplayPort SST	RBR, HRB, HRB2, HBR3	სიმპლექსი	AXIS ვიდეო ინტერფეისის პარალელურად

2.1. Intel Agilex F-tile DisplayPort SST პარალელური მარყუჟის დიზაინი მახასიათებლები
SST პარალელური მარყუჟის დიზაინი მაგamples აჩვენებს ერთი ვიდეო ნაკადის გადაცემას DisplayPort-დან DisplayPort-ის წყარომდე.
ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. *სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO 9001:2015 რეგისტრირებულია
სურათი 6. Intel Agilex F-tile DisplayPort SST პარალელური მარყუჟი PCR-ის გარეშე

• ამ ვარიანტში, DisplayPort წყაროს პარამეტრი, TX_SUPPORT_IM_ENABLE, ჩართულია და გამოიყენება ვიდეო გამოსახულების ინტერფეისი.
• DisplayPort ნიჟარა იღებს ვიდეოს და ან აუდიო ნაკადს გარე ვიდეო წყაროდან, როგორიცაა GPU და დეკოდირებს მას პარალელურ ვიდეო ინტერფეისში.
• DisplayPort-ის ჩაძირვის ვიდეო გამომავალი პირდაპირ მართავს DisplayPort-ის წყაროს ვიდეო ინტერფეისს და შიფრავს DisplayPort-ის მთავარ ბმულზე მონიტორზე გადაცემამდე.
• IOPLL მართავს როგორც DisplayPort-ის ნიჟარას, ასევე წყაროს ვიდეო საათებს ფიქსირებული სიხშირით.
• თუ DisplayPort ჩაძირვა და წყაროს MAX_LINK_RATE პარამეტრი კონფიგურირებულია HBR3-ზე და PIXELS_PER_CLOCK კონფიგურირებულია Quad-ზე, ვიდეო საათი მუშაობს 300 MHz სიხშირეზე 8Kp30 პიქსელის სიხშირის მხარდასაჭერად (1188/4 = 297 MHz).

სურათი 7. Intel Agilex F-tile DisplayPort SST პარალელური მარყუჟი AXIS ვიდეოთი ინტერფეისი

• ამ ვარიანტში, DisplayPort წყაროს და ჩაძირვის პარამეტრში, აირჩიეთ AXIS-VVP FULL ENABLE ACTIVE VIDEO DATA PROTOCOLS-ში, რათა ჩართოთ Axis Video Data Interface.
• DisplayPort ნიჟარა იღებს ვიდეოს და ან აუდიო ნაკადს გარე ვიდეო წყაროდან, როგორიცაა GPU და დეკოდირებს მას პარალელურ ვიდეო ინტერფეისში.
• DisplayPort Sink გარდაქმნის ვიდეო მონაცემთა ნაკადს ღერძულ ვიდეო მონაცემებად და მართავს DisplayPort წყაროს ღერძის ვიდეო მონაცემთა ინტერფეისს VVP Video Frame Buffer-ის მეშვეობით. DisplayPort Source გარდაქმნის ღერძის ვიდეო მონაცემებს DisplayPort-ის მთავარ ბმულად მონიტორზე გადაცემამდე.
• ამ დიზაინის ვარიანტში არის სამი ძირითადი ვიდეო საათი, კერძოდ rx/tx_axi4s_clk, rx_vid_clk და tx_vid_clk. axi4s_clk მუშაობს 300 MHz-ზე ორივე AXIS მოდულისთვის Source და Sink. rx_vid_clk აწარმოებს DP Sink Video მილსადენს 300 MHz სიხშირეზე (ნებისმიერი რეზოლუციის მხარდასაჭერად 8Kp30 4PIP-მდე), ხოლო tx_vid_clk გადის DP Source Video მილსადენს Pixel Clock-ის ფაქტობრივ სიხშირეზე (დაყოფილი PIP-ზე).
• დიზაინის ეს ვარიანტი ავტომატურად აკონფიგურირებს tx_vid_clk სიხშირეს I2C პროგრამირების მეშვეობით ბორტ SI5391B OSC-ზე, როდესაც დიზაინი აღმოაჩენს შეცვლას გარჩევადობაში.
• დიზაინის ეს ვარიანტი აჩვენებს მხოლოდ რეზოლუციების ფიქსირებულ რაოდენობას, როგორც ეს წინასწარ განსაზღვრულია DisplayPort პროგრამულ უზრუნველყოფაში, კერძოდ:
  - 720p60, RGB
  - 1080p60, RGB
  - 4K30, RGB
  - 4K60, RGB

2.2. დაკვრის სქემა
ქრონიკის სქემა ასახავს საათის დომენებს DisplayPort Intel FPGA IP დიზაინში.ampლე.
სურათი 8. Intel Agilex F-tile DisplayPort Transceiver ქრონიკის სქემაცხრილი 5. საათის სქემის სიგნალები

საათი დიაგრამაში	აღწერა
SysPLL refclk	F-tile System PLL საცნობარო საათი, რომელიც შეიძლება იყოს ნებისმიერი საათის სიხშირე, რომელიც იყოფა სისტემის PLL-ზე ამ გამომავალი სიხშირისთვის. ამ დიზაინში ყოფილიample, system_pll_clk_link და rx/tx refclk_link იზიარებენ იგივე 150 MHz SysPLL refclk.

საათი დიაგრამაში	აღწერა
	ეს უნდა იყოს თავისუფალი გაშვებული საათი, რომელიც დაკავშირებულია გადამცემის საცნობარო საათის პინიდან Reference და System PLL Clocks IP-ის შეყვანის საათის პორტთან, შესაბამისი გამომავალი პორტის DisplayPort Phy Top-თან დაკავშირებამდე. შენიშვნა: ამ დიზაინისთვის მაგampდააკონფიგურირეთ საათის კონტროლერი GUI Si5391A OUT6 150 MHz-მდე.
system pll clk ბმული	მინიმალური System PLL გამომავალი სიხშირე ყველა DisplayPort სიხშირის მხარდასაჭერად არის 320 MHz. ეს დიზაინი მაგample იყენებს 900 MHz (უმაღლესი) გამომავალი სიხშირე ისე, რომ SysPLL refclk შეიძლება გაზიაროს rx/tx refclk_link, რომელიც არის 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR და Tx PLL Link refclk, რომელიც დაფიქსირდა 150 MHz-ზე ყველა DisplayPort მონაცემთა სიჩქარის მხარდასაჭერად.
rx_ls_clkout / tx_ls_clkout	DisplayPort დაკავშირება სიჩქარის საათი DisplayPort IP ბირთვის საათზე. სიხშირე ექვივალენტური მონაცემთა სიჩქარის გაყოფა პარალელური მონაცემთა სიგანეზე. Exampლე: სიხშირე = მონაცემთა სიჩქარე / მონაცემთა სიგანე = 8.1 გ (HBR3) / 40 ბიტი = 202.5 ​​მჰც

2.3. სიმულაციური ტესტის მაგიდა
სიმულაციური ტესტის მაგიდა ახდენს DisplayPort TX სერიული მარყუჟის სიმულაციას RX-ზე.
სურათი 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Block Diagramცხრილი 6. ტესტის სკამი კომპონენტები

კომპონენტი	აღწერა
ვიდეო შაბლონის გენერატორი	ეს გენერატორი აწარმოებს ფერადი ზოლების შაბლონებს, რომელთა კონფიგურაციაც შეგიძლიათ. შეგიძლიათ ვიდეოს ფორმატის დროის პარამეტრიზაცია.
სატესტო მაგიდაზე კონტროლი	ეს ბლოკი აკონტროლებს სიმულაციის ტესტის თანმიმდევრობას და წარმოქმნის საჭირო სტიმულის სიგნალებს TX ბირთვისთვის. ტესტის საკონტროლო ბლოკი ასევე კითხულობს CRC მნიშვნელობას როგორც წყაროდან, ასევე ჩაძირვისგან, შედარების გასაკეთებლად.
RX Link სიჩქარის საათის სიხშირის შემოწმება	ეს გამშვები ამოწმებს, შეესაბამება თუ არა RX გადამცემის აღდგენილი საათის სიხშირე მონაცემთა სასურველ სიჩქარეს.
TX Link სიჩქარის საათის სიხშირის შემოწმება	ეს გამშვები ამოწმებს, შეესაბამება თუ არა TX გადამცემის აღდგენილი საათის სიხშირე მონაცემთა სასურველ სიჩქარეს.

სიმულაციური ტესტის მაგიდა აკეთებს შემდეგ შემოწმებებს:
ცხრილი 7. სატესტო მაგიდაზე დადასტურებები

ტესტის კრიტერიუმები	გადამოწმება
• ბმული ტრენინგი მონაცემთა კურსით HBR3 • წაიკითხეთ DPCD რეგისტრები, რათა შეამოწმოთ არის თუ არა DP Status დაყენებული და ზომავს TX და RX Link Speed ​​სიხშირეს.	აერთიანებს სიხშირის შემმოწმებელს ბმულის სიჩქარის გასაზომად საათის სიხშირე გამომავალი TX და RX გადამცემიდან.
• გაუშვით ვიდეო შაბლონი TX-დან RX-მდე. • გადაამოწმეთ CRC როგორც წყაროსთვის, ასევე ჩაძირვისთვის, რათა შეამოწმოთ ისინი ემთხვევა თუ არა	• ვიდეო შაბლონის გენერირებისთვის აკავშირებს ვიდეო შაბლონის გენერატორს DisplayPort Source-თან. • Testbench კონტროლი შემდეგ წაიკითხავს როგორც Source, ისე Sink CRC DPTX და DPRX რეგისტრებიდან და ადარებს ორივე CRC მნიშვნელობების იდენტურობას. შენიშვნა: CRC-ის გამოთვლის უზრუნველსაყოფად, თქვენ უნდა ჩართოთ მხარდაჭერის CTS ტესტის ავტომატიზაციის პარამეტრი.

დოკუმენტის გადასინჯვის ისტორია F-Tile DisplayPort Intel FPGA IP Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია	Intel Quartus Prime ვერსია	IP ვერსია	ცვლილებები
2022.09.02	22.	20.0.1	• დოკუმენტის სათაური შეიცვალა DisplayPort Intel Agilex F-Tile FPGA IP Design Example მომხმარებლის სახელმძღვანელო F-Tile DisplayPort Intel FPGA IP დიზაინის მაგampმომხმარებლის სახელმძღვანელო. •ჩართულია AXIS Video Design Exampლე ვარიანტი. • ამოღებულია Static Rate დიზაინი და ჩაანაცვლა Multi Rate Design Exampლე. • ამოღებულია შენიშვნა DisplayPort Intel FPGA IP Design Exampსწრაფი დაწყების სახელმძღვანელო, რომელშიც ნათქვამია, რომ Intel Quartus Prime 21.4 პროგრამული ვერსია მხარს უჭერს მხოლოდ Preliminary Design Ex-სamples. • Directory Structure ფიგურა ჩაანაცვლა სწორი ფიგურით. •დამატებულია განყოფილება Regenerating ELF File დიზაინის შედგენისა და ტესტირების ქვეშ. • განახლებულია აპარატურის და პროგრამული უზრუნველყოფის მოთხოვნების განყოფილება, რათა შეიცავდეს დამატებით აპარატურას მოთხოვნები.
2021.12.13	21.	20.0.0	თავდაპირველი გამოშვება.

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ, მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე.
*სხვა სახელები და ბრენდები შეიძლება გამოცხადდეს, როგორც სხვისი საკუთრება.
ISO 9001:2015 რეგისტრირებულია

ონლაინ ვერსია
გამოხმაურების გაგზავნა
UG-20347წ
ID: 709308
ვერსია: 2022.09.02

დოკუმენტები / რესურსები

intel F-Tile DisplayPort FPGA IP დიზაინი მაგample [pdf] მომხმარებლის სახელმძღვანელო F-Tile DisplayPort FPGA IP დიზაინი მაგample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

ცნობები

• მომხმარებლის სახელმძღვანელო