დაბალი შეყოვნება E-Tile 40G Ethernet Intel FPGA IP Design Example

სწრაფი დაწყების სახელმძღვანელო

დაბალი ლატენტურობის E-Tile 40G Ethernet Intel® FPGA IP ბირთვი უზრუნველყოფს სიმულაციური ტესტის მაგიდას და ტექნიკის დიზაინს.ample რომელიც მხარს უჭერს კომპილაციას და ტექნიკის ტესტირებას. როდესაც თქვენ გენერირებთ დიზაინს ყოფილიampასევე, Intel Quartus® Prime IP პარამეტრის რედაქტორი ავტომატურად ქმნის fileაუცილებელია დიზაინის სიმულაცია, შედგენა და ტესტირება აპარატურაში. გარდა ამისა, თქვენ შეგიძლიათ ჩამოტვირთოთ კომპილირებული ტექნიკის დიზაინი Intel მოწყობილობის სპეციფიკური განვითარების კომპლექტში ინტეროპერაციული ტესტირებისთვის. Intel FPGA IP ასევე შეიცავს მხოლოდ კომპილაციის მაგალითსampპროექტი, რომელიც შეგიძლიათ გამოიყენოთ IP ბირთვის ფართობისა და დროის სწრაფად შესაფასებლად. დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP მხარს უჭერს დიზაინს ყოფილიampთაობა პარამეტრების ფართო სპექტრით. თუმცა, დიზაინი ყოფილიampეს არ მოიცავს დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP Core-ის ყველა შესაძლო პარამეტრიზაციას.

დიზაინის განვითარების ნაბიჯები მაგample

დაკავშირებული ინფორმაცია

• დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP მომხმარებლის სახელმძღვანელო
  დეტალური ინფორმაციისთვის დაბალი ლატენტური E-Tile 40G Ethernet IP-ის შესახებ.
• დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP გამოშვების შენიშვნები
  IP გამოშვების შენიშვნებში ჩამოთვლილია IP ცვლილებები კონკრეტულ გამოშვებაში.

დიზაინის გენერირება Example

პროცედურა

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. სხვა სახელები და ბრენდები შეიძლება მოითხოვონ, როგორც სხვების საკუთრება.

Exampდიზაინის ჩანართი დაბალი შეყოვნების E-Tile 40G Ethernet პარამეტრის რედაქტორში
აირჩიეთ Stratix 10 TX E-Tile გადამცემის სიგნალის მთლიანობის განვითარების ნაკრები, რათა გენერიროთ ყოფილი დიზაინიampIntel Stratix® 10 მოწყობილობებისთვის. აირჩიეთ Agilex F-სერიის გადამცემი-SoC განვითარების ნაკრები დიზაინის გენერირებისთვისampIntel Agilex™ მოწყობილობებისთვის.

მიჰყევით ამ ნაბიჯებს ტექნიკის დიზაინის გენერირებისთვის მაგample და testbench:

1. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში დააწკაპუნეთ File ➤ ახალი პროექტის ოსტატი
   ახალი Intel Quartus Prime პროექტის შესაქმნელად, ან File ➤ გახსენით Project არსებული Intel Quartus Prime პროგრამული პროექტის გასახსნელად. ოსტატი მოგთხოვთ მიუთითოთ მოწყობილობის ოჯახი და მოწყობილობა.
   შენიშვნა: დიზაინი ყოფილიample გადაწერს არჩევანს მოწყობილობით სამიზნე დაფაზე. თქვენ მიუთითებთ სამიზნე დაფას დიზაინის მენიუდან, მაგampვარიანტები ყოფილშიampდიზაინის ჩანართი (ნაბიჯი 8).
2. IP კატალოგში იპოვნეთ და აირჩიეთ Low Latency E-Tile 40G Ethernet Intel FPGA IP. გამოჩნდება ახალი IP ვარიაციის ფანჯარა.
3. მიუთითეთ უმაღლესი დონის სახელი თქვენი ინდივიდუალური IP ვარიაციისთვის. Intel Quartus Prime IP პარამეტრის რედაქტორი ინახავს IP ვარიაციის პარამეტრებს ა file დაასახელა .ip.
4. დააწკაპუნეთ OK. გამოჩნდება IP პარამეტრის რედაქტორი.
5. IP ჩანართზე მიუთითეთ თქვენი IP ბირთვის ვარიაციის პარამეტრები.
   შენიშვნა: დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP დიზაინი example არ ახდენს სწორად სიმულაციას და არ მუშაობს სწორად, თუ მიუთითებთ რომელიმე შემდეგ პარამეტრს:
   1. ჩართულია პრეამბულის გადაცემის ჩართვა
   2. მზა შეყოვნება დაყენებულია 3-ის მნიშვნელობაზე
   3. TX CRC ჩასმის ჩართვა გამორთულია
6. ყოფილზეample Design ჩანართი, ქვეშ Example დიზაინი Files, ჩართეთ Simulation ოფცია ტესტის ადგილის გენერირებისთვის და აირჩიეთ Synthesis ვარიანტი მხოლოდ კომპილაციის და ტექნიკის დიზაინის გენერირებისთვის.amples.
   შენიშვნა: ყოფილზეampდიზაინის ჩანართი, გენერირებული HDL ფორმატის ქვეშ, ხელმისაწვდომია მხოლოდ Verilog HDL. ამ IP ბირთვს არ აქვს VHDL მხარდაჭერა.
7. Target Development Kit-ში აირჩიეთ Stratix 10 TX E-Tile Transceiver Signal Integrity Development Kit ან Agilex F-სერიის გადამცემი-SoC განვითარების ნაკრები.
   შენიშვნა: თქვენ მიერ არჩეული განვითარების ნაკრები გადაწერს მოწყობილობის არჩევანს Step-ში
   1. Intel Stratix 10 E-tilile სამიზნე მოწყობილობაა 1SG280LU3F50E3VGS1.
   2. Intel Agilex E-tile მოწყობილობის სამიზნეა AGFB014R24A2E2VR0.
8. დააჭირეთ Generate Exampდიზაინის ღილაკი. აირჩიეთ Exampჩნდება დიზაინის დირექტორიას ფანჯარა.
9. თუ გსურთ შეცვალოთ დიზაინი ყოფილიampდირექტორიის გზა ან სახელი ნაჩვენები ნაგულისხმევიდან (alt_e40c3_0_example_design), დაათვალიერეთ ახალი გზა და ჩაწერეთ ახალი დიზაინი exampდირექტორიის სახელი (ample_dir>).
10. დააწკაპუნეთ OK.

დაკავშირებული ინფორმაცია

• IP ძირითადი პარამეტრები
  გთავაზობთ მეტ ინფორმაციას თქვენი IP ბირთვის მორგების შესახებ.
• Intel Stratix 10 E-Tile TX სიგნალის მთლიანობის განვითარების ნაკრები
• Intel Agilex F-Series FPGA განვითარების ნაკრები

დიზაინი მაგampპარამეტრები

პარამეტრები მაგampდიზაინის ჩანართი

პარამეტრი	აღწერა
აირჩიეთ დიზაინი	ხელმისაწვდომია ყოფილიampდიზაინი IP პარამეტრის პარამეტრებისთვის. როდესაც ირჩევთ დიზაინს წინასწარ დაყენებული ბიბლიოთეკიდან, ეს ველი აჩვენებს შერჩეულ დიზაინს.
Example დიზაინი Files	The files გენერირება სხვადასხვა განვითარების ფაზაში. •    სიმულაცია- წარმოქმნის აუცილებელს fileს სიმულაციისათვის ყოფილიampდიზაინი. •    სინთეზი- წარმოქმნის სინთეზს fileს. გამოიყენეთ ესენი files შეადგინოს დიზაინი Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში ტექნიკის ტესტირებისთვის და შეასრულოს სტატიკური დროის ანალიზი.
გენერირება File ფორმატი	RTL-ის ფორმატი files სიმულაციისთვის - Verilog ან VHDL.
აირჩიეთ დაფა	მხარდაჭერილი აპარატურა დიზაინის განხორციელებისთვის. როდესაც ირჩევთ Intel-ის განვითარების დაფას, სამიზნე მოწყობილობა არის ის, რომელიც ემთხვევა მოწყობილობას განვითარების კომპლექტზე. თუ ეს მენიუ მიუწვდომელია, არ არის მხარდაჭერილი დაფა თქვენს მიერ არჩეულ ვარიანტებზე. Agilex F-სერიის გადამცემი-SoC განვითარების ნაკრები: ეს პარამეტრი საშუალებას გაძლევთ შეამოწმოთ დიზაინი exampშერჩეული Intel FPGA IP განვითარების ნაკრები. ეს პარამეტრი ავტომატურად ირჩევს სამიზნე მოწყობილობა AGFB014R24A2E2VR0-დან. თუ თქვენი დაფის რევიზიას აქვს მოწყობილობის განსხვავებული ხარისხი, შეგიძლიათ შეცვალოთ სამიზნე მოწყობილობა.
განაგრძო…

პარამეტრი

აღწერა

Stratix 10 TX E-Tile გადამცემის სიგნალის მთლიანობის განვითარების ნაკრები: ეს პარამეტრი საშუალებას გაძლევთ შეამოწმოთ დიზაინი exampშერჩეული Intel FPGA IP განვითარების ნაკრები. ეს პარამეტრი ავტომატურად ირჩევს სამიზნე მოწყობილობა 1ST280EY2F55E2VG-დან. თუ თქვენი დაფის რევიზიას აქვს მოწყობილობის განსხვავებული ხარისხი, შეგიძლიათ შეცვალოთ სამიზნე მოწყობილობა. არცერთი: ეს ვარიანტი გამორიცხავს დიზაინის ტექნიკის ასპექტებს მაგampლე.

დირექტორია სტრუქტურა
დაბალი ლატენტური E-Tile 40G Ethernet IP ბირთვის დიზაინი example file დირექტორიები შეიცავს შემდეგ გენერირებულს files დიზაინისთვის მაგampლე.

დირექტორია სტრუქტურა გენერირებული დიზაინისთვის მაგample

• სიმულაცია files (ტესტი მხოლოდ სიმულაციისთვის) მდებარეობსample_dir>/example_testbench.
• მხოლოდ კომპილაციის ყოფილი ყოფილიample დიზაინი მდებარეობსample_dir>/ compilation_test_design.
• ტექნიკის კონფიგურაცია და ტესტი files (ტექნიკის დიზაინი მაგampლე) მდებარეობს ქample_dir>/hardware_test_design

დირექტორია და File აღწერილობები

File სახელები	აღწერა
eth_ex_40g.qpf	Intel Quartus Prime პროექტი file.
eth_ex_40g.qsf	Intel Quartus Prime პროექტის პარამეტრები file.
განაგრძო…

File სახელები	აღწერა
eth_ex_40g.sdc	Synopsys* დიზაინის შეზღუდვები file. თქვენ შეგიძლიათ დააკოპიროთ და შეცვალოთ ეს file თქვენი საკუთარი დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP დიზაინისთვის.
eth_ex_40g.srf	Intel Quartus Prime პროექტის შეტყობინების ჩახშობის წესი file.
eth_ex_40გ.ვ	უმაღლესი დონის Verilog HDL დიზაინი example file.
eth_ex_40g_clock.sdc	Synopsys დიზაინის შეზღუდვები file საათებისთვის.
საერთო/	ტექნიკის დიზაინი მაგampმხარდაჭერა files.
hwtest/main.tcl	მთავარი file სისტემის კონსოლზე წვდომისთვის.

დიზაინის სიმულაცია მაგample Testbench
თქვენ შეგიძლიათ შეადგინოთ და მოახდინოთ დიზაინის სიმულაცია ბრძანების სტრიქონიდან სიმულაციური სკრიპტის გაშვებით.

1. ბრძანების სტრიქონში შეცვალეთ სამუშაო დირექტორიაample_dir>/example_testbench.
2. გაუშვით სიმულაციური სკრიპტი თქვენი არჩეული მხარდაჭერილი სიმულატორისთვის. სკრიპტი აგროვებს და აწარმოებს ტესტის მაგიდას სიმულატორში

ინსტრუქციები ტესტის მაგიდის სიმულაციისთვის

სიმულატორი	ინსტრუქციები
ModelSim*	ბრძანების სტრიქონში აკრიფეთ vsim -do run_vsim.do. თუ გირჩევნიათ სიმულაცია ModelSim GUI-ის გამოტანის გარეშე, აკრიფეთ vsim -c -do run_vsim.do. შენიშვნა: ModelSim-AE და ModelSim-ASE ტრენაჟორებს არ შეუძლიათ ამ IP ბირთვის სიმულაცია. თქვენ უნდა გამოიყენოთ სხვა მხარდაჭერილი ModelSim სიმულატორი, როგორიცაა ModelSim SE.
VCS*	ბრძანების სტრიქონში ჩაწერეთ sh run_vcs.sh
VCS MX	ბრძანების სტრიქონში ჩაწერეთ sh run_vcsmx.sh. გამოიყენეთ ეს სკრიპტი, როდესაც დიზაინი შეიცავს Verilog HDL-ს და System Verilog-ს VHDL-ით.
NCSim	ბრძანების სტრიქონში ჩაწერეთ sh run_ncsim.sh
Xcelium *	ბრძანების სტრიქონში ჩაწერეთ sh run_xcelium.sh

წარმატებული სიმულაცია მთავრდება შემდეგი შეტყობინებით: Simulation Passed. ან Testbench დასრულებულია. წარმატებით დასრულების შემდეგ, შეგიძლიათ გაანალიზოთ შედეგები.

დიზაინის შედგენა და კონფიგურაცია მაგample Hardware-ში
Intel FPGA IP ძირითადი პარამეტრის რედაქტორი საშუალებას გაძლევთ შეადგინოთ და დააკონფიგურიროთ დიზაინი exampმიზნობრივი განვითარების კომპლექტზე

დიზაინის შედგენა და კონფიგურაცია მაგampტექნიკის შესახებ, მიჰყევით ამ ნაბიჯებს:

1. გაუშვით Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა და აირჩიეთ Processing ➤ Start Compilation დიზაინის შედგენისთვის.
2. SRAM ობიექტის გენერირების შემდეგ file .sof, მიჰყევით ამ ნაბიჯებს ტექნიკის დიზაინის დასაპროგრამებლად მაგample Intel მოწყობილობაზე:
   1. აირჩიეთ ინსტრუმენტები ➤ პროგრამისტი.
   2. პროგრამისტში დააჭირეთ Hardware Setup.
   3. აირჩიეთ პროგრამირების მოწყობილობა.
   4. აირჩიეთ და დაამატეთ Intel TX დაფა თქვენს Intel Quartus Prime Pro Edition სესიაზე.
   5. დარწმუნდით, რომ რეჟიმი დაყენებულია JTAG.
   6. აირჩიეთ Intel მოწყობილობა და დააწკაპუნეთ მოწყობილობის დამატება. პროგრამისტი აჩვენებს თქვენს დაფაზე მოწყობილობებს შორის კავშირების ბლოკ დიაგრამას.
   7. სტრიქონში თქვენი .sof-ით, მონიშნეთ ველი .sof-ისთვის.
   8. ჩართეთ Program/Configure ოფცია .sof-ისთვის.
   9. დააწკაპუნეთ დაწყება.

დაკავშირებული ინფორმაცია

• დამატებითი კომპილაცია იერარქიული და გუნდური დიზაინისთვის
• Intel FPGA მოწყობილობების პროგრამირება

სამიზნე მოწყობილობის შეცვლა ტექნიკის დიზაინში მაგample
თუ თქვენ არჩეული გაქვთ Stratix 10 TX E-Tile გადამცემის სიგნალის მთლიანობის განვითარების ნაკრები, როგორც თქვენი სამიზნე მოწყობილობა, დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP ბირთვი წარმოქმნის ტექნიკის ექს.ampდიზაინი სამიზნე მოწყობილობისთვის 1ST280EY2F55E2VG. თუ თქვენ აირჩიეთ Agilex F-სერიის გადამცემი-SoC განვითარების ნაკრები თქვენს სამიზნე მოწყობილობად, დაბალი ლატენტურობის E-Tile 40G Ethernet Intel FPGA IP ბირთვი წარმოქმნის ტექნიკის ექს.ampდიზაინი სამიზნე მოწყობილობისთვის AGFB014R24A2E2VR0. მითითებული სამიზნე მოწყობილობა შეიძლება განსხვავდებოდეს თქვენი განვითარების ნაკრების მოწყობილობიდან. თქვენი ტექნიკის დიზაინში სამიზნე მოწყობილობის შესაცვლელად მაგampმიჰყევით ამ ნაბიჯებს:

1. გაუშვით Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა და გახსენით აპარატურის ტესტის პროექტი file /hardware_test_design/eth_ex_40g.qpf.
2. დავალებების მენიუში დააწკაპუნეთ მოწყობილობაზე. მოწყობილობის დიალოგური ფანჯარა გამოჩნდება.
3. მოწყობილობის დიალოგურ ფანჯარაში აირჩიეთ ელექტრონული ფილაზე დაფუძნებული სამიზნე მოწყობილობის ცხრილი, რომელიც ემთხვევა მოწყობილობის ნაწილის ნომერს თქვენი განვითარების ნაკრებიდან. იხილეთ განვითარების ნაკრების ბმული Intel-ზე webსაიტი დამატებითი ინფორმაციისთვის.
4. მოწყობილობის არჩევისას ჩნდება მოთხოვნა, როგორც ეს ნაჩვენებია ქვემოთ მოცემულ ფიგურაში. აირჩიეთ No, რათა შეინარჩუნოთ გენერირებული პინის დავალებები და I/O მინიშნებები.
   Intel Quartus Prime მოთხოვნა მოწყობილობის არჩევისთვის
5. შეასრულეთ თქვენი დიზაინის სრული კომპილაცია.

ახლა თქვენ შეგიძლიათ შეამოწმოთ დიზაინი თქვენს აპარატურაზე.

დაკავშირებული ინფორმაცია

• Intel Stratix 10 E-Tile TX სიგნალის მთლიანობის განვითარების ნაკრები
• Intel Agilex F-Series FPGA განვითარების ნაკრები

დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP დიზაინის ტესტირება აპარატურაში
დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP ბირთვის დიზაინის შედგენის შემდეგampდა დააკონფიგურიროთ იგი თქვენს Intel მოწყობილობაზე, შეგიძლიათ გამოიყენოთ სისტემის კონსოლი IP ბირთვისა და მისი ჩაშენებული Native PHY IP ბირთვის რეგისტრების დასაპროგრამებლად. სისტემის კონსოლის ჩართვისა და ტექნიკის დიზაინის შესამოწმებლად მაგampმიჰყევით ამ ნაბიჯებს:

1. Intel Quartus Prime Pro Edition პროგრამულ უზრუნველყოფაში აირჩიეთ Tools ➤ System Debugging Tools ➤ System Console სისტემის კონსოლის გასაშვებად.
2. Tcl Console-ის პანელში აკრიფეთ cd hwtest დირექტორიაში შესაცვლელად /hardware_test_design/hwtest.
3. ჩაწერეთ source main.tcl J-თან კავშირის გასახსნელადTAG ოსტატი.

დამატებითი დიზაინი მაგample ბრძანებები ხელმისაწვდომია IP ბირთვის დასაპროგრამებლად:

• chkphy_status: აჩვენებს საათის სიხშირეებს და PHY დაბლოკვის სტატუსს.
• chkmac_stats: აჩვენებს მნიშვნელობებს MAC სტატისტიკის მრიცხველებში.
• clear_all_stats: ასუფთავებს IP ძირითადი სტატისტიკის მრიცხველებს.
• start_pkt_gen: იწყებს პაკეტის გენერატორს.
• stop_pkt_gen: აჩერებს პაკეტის გენერატორს.
• sys_reset_digital_analog: სისტემის გადატვირთვა.
• loop_on: რთავს შიდა სერიულ მარყუჟს
• loop_off: გამორთავს შიდა სერიულ მარყუჟს.
• reg_read : აბრუნებს IP ძირითადი რეგისტრის მნიშვნელობას at .
• reg_write : წერს IP core რეგისტრაცია მისამართზე .

დაიცავით ტესტის პროცედურა დიზაინის ტექნიკის ტესტირების განყოფილებაში, მაგampდააკვირდით ტესტის შედეგებს სისტემის კონსოლში.

დაკავშირებული ინფორმაცია
დიზაინის ანალიზი და გამართვა სისტემის კონსოლით

დიზაინი მაგampდა აღწერა

E-Tile-ზე დაფუძნებული 40G Ethernet დიზაინი example აჩვენებს დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP ბირთვის ფუნქციებს, E-Tile-ზე დაფუძნებული გადამცემის ინტერფეისით, რომელიც შეესაბამება IEEE 802.3ba სტანდარტულ CAUI-4 სპეციფიკაციას. თქვენ შეგიძლიათ შექმნათ დიზაინი Exampდიზაინის ჩანართი Low Latency E-Tile 40G Ethernet Intel FPGA IP პარამეტრის რედაქტორში.
დიზაინის გენერირებისთვის მაგampასევე, ჯერ უნდა დააყენოთ პარამეტრის მნიშვნელობები IP ძირითადი ვარიაციისთვის, რომლის გენერირებასაც აპირებთ თქვენს საბოლოო პროდუქტში. დიზაინის გენერირება მაგample ქმნის IP ბირთვის ასლს; ტესტის მაგიდა და ტექნიკის დიზაინი მაგampგამოიყენეთ ეს ვარიაცია, როგორც DUT. თუ DUT-ისთვის არ დააყენეთ პარამეტრის მნიშვნელობები, რათა შეესაბამებოდეს თქვენი საბოლოო პროდუქტის პარამეტრების მნიშვნელობებს, დიზაინი exampთქვენ გენერირებას არ ახორციელებს IP ძირითადი ვარიაცია, რომელსაც აპირებთ.

შენიშვნა:
ტესტის მაგიდა აჩვენებს IP ბირთვის ძირითად ტესტს. ის არ არის გამიზნული სრული გადამოწმების გარემოს შემცვლელად. თქვენ უნდა შეასრულოთ თქვენი საკუთარი დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP დიზაინის უფრო ვრცელი გადამოწმება სიმულაციასა და აპარატურაში.

მახასიათებლები

• მხარს უჭერს 40G Ethernet MAC/PCS IP ბირთვს E-ფილა გადამცემისთვის Intel Stratix 10 ან Intel Agilex მოწყობილობის გამოყენებით.
• მხარს უჭერს პრეამბულის გავლისა და ბმულის ტრენინგს.
• წარმოქმნის დიზაინს მაგample MAC სტატისტიკის მრიცხველის ფუნქციით.
• გთავაზობთ სატესტო მაგიდას და სიმულაციის სკრიპტს.

ტექნიკისა და პროგრამული უზრუნველყოფის მოთხოვნები
ყოფილის შესამოწმებლადampდიზაინისთვის გამოიყენეთ შემდეგი აპარატურა და პროგრამული უზრუნველყოფა:

• Intel Quartus Prime Pro Edition პროგრამული უზრუნველყოფა
• სისტემის კონსოლი
• ModelSim, VCS, VCS MX, NCSim ან Xcelium Simulator
• Intel Stratix 10 TX E-Tile გადამცემის სიგნალის მთლიანობის განვითარების ნაკრები ან Intel Agilex F-სერიის გადამცემი-SoC განვითარების ნაკრები

ფუნქციური აღწერა
ეს განყოფილება აღწერს 40G Ethernet MAC/PCS IP ბირთვს Intel-ის მოწყობილობის გამოყენებით E-Tile-ზე დაფუძნებულ გადამცემში. გადაცემის მიმართულებით, MAC იღებს კლიენტის ფრეიმებს და ათავსებს პაკეტთაშორისი უფსკრული (IPG), პრეამბულა, ჩარჩოს დელიმიტერის (SFD) დაწყება, padding და CRC ბიტები, სანამ გადასცემს მათ PHY-ზე. PHY დაშიფვრავს MAC ჩარჩოს, როგორც საჭიროა საიმედო გადაცემისთვის მედიაზე დისტანციურ ბოლომდე. მიღების მიმართულებით, PHY გადასცემს ჩარჩოებს MAC-ს. MAC იღებს ფრეიმებს PHY-დან, ახორციელებს შემოწმებას, ამოიღებს CRC-ს, პრეამბულას და SFD-ს და გადასცემს ჩარჩოს დანარჩენ ნაწილს კლიენტს.

სიმულაცია

ტესტის მაგიდა აგზავნის ტრაფიკს IP ბირთვის მეშვეობით, ახორციელებს IP ბირთვის გადაცემის და მიმღების მხარეს.

დაბალი ლატენტური E-Tile 40G Ethernet Design Exampბლოკის დიაგრამა

სიმულაციური დიზაინი მაგampუმაღლესი დონის ტესტი file არის basic_avl_tb_top.sv. ეს file უზრუნველყოფს PHY-ს საათის მითითებას clk_ref 156.25 Mhz. მასში შედის 10 პაკეტის გაგზავნა და მიღება.

დაბალი შეყოვნება E-Tile 40G Ethernet Core Testbench File აღწერილობები

File სახელები	აღწერა
ტესტის მაგიდა და სიმულაცია Files
basic_avl_tb_top.sv	უმაღლესი დონის საცდელი მაგიდა file. ტესტის მაგიდა ახდენს DUT-ის ინსტალაციას და აწარმოებს Verilog HDL ამოცანებს პაკეტების გენერირებისთვის და მისაღებად.
basic_avl_tb_top_nc.sv	უმაღლესი დონის საცდელი მაგიდა file თავსებადია NCSim სიმულატორთან.
basic_avl_tb_top_msim.sv	უმაღლესი დონის საცდელი მაგიდა file თავსებადია ModelSim სიმულატორთან.
Testbench სკრიპტები
run_vsim.do	Mentor Graphics* ModelSim-ის სკრიპტი ტესტის მაგიდაზე გასაშვებად.
run_vcs.sh	Synopsys VCS სკრიპტი საცდელ მაგიდაზე გასაშვებად.
განაგრძო…

File სახელები	აღწერა
run_vcsmx.sh	Synopsys VCS MX სკრიპტი (კომბინირებული Verilog HDL და System Verilog VHDL-თან ერთად) საცდელ მაგიდაზე გასაშვებად.
run_ncsim.sh	Cadence NCSim სკრიპტი საცდელ მაგიდაზე გასაშვებად.
run_xcelium.sh	Cadence Xcelium სკრიპტი ტესტის მაგიდაზე გასაშვებად.

წარმატებული სატესტო გაშვება აჩვენებს გამომავალს, რომელიც ადასტურებს შემდეგ ქცევას:

1. ველოდებით RX საათის დარეგულირებას
2. PHY სტატუსის ბეჭდვა
3. 10 პაკეტის გაგზავნა
4. 10 პაკეტის მიღება
5. ნაჩვენებია „Testbench დასრულებულია“.

შემდეგი სample გამომავალი ასახავს წარმატებულ სიმულაციური ტესტის გაშვებას:

• #ველოდები RX გასწორებას
• #RX მაგიდა ჩაკეტილია
• #RX ზოლის გასწორება ჩაკეტილია
• #TX ჩართულია
• #**იგზავნება პაკეტი 1…
• #**იგზავნება პაკეტი 2…
• #**იგზავნება პაკეტი 3…
• #**იგზავნება პაკეტი 4…
• #**იგზავნება პაკეტი 5…
• #**იგზავნება პაკეტი 6…
• #**იგზავნება პაკეტი 7…
• #**მიღებულია პაკეტი 1…
• #**იგზავნება პაკეტი 8…
• #**მიღებულია პაკეტი 2…
• #**იგზავნება პაკეტი 9…
• #**მიღებულია პაკეტი 3…
• #**იგზავნება პაკეტი 10…
• #**მიღებულია პაკეტი 4…
• #**მიღებულია პაკეტი 5…
• #**მიღებულია პაკეტი 6…
• #**მიღებულია პაკეტი 7…
• #**მიღებულია პაკეტი 8…
• #**მიღებულია პაკეტი 9…
• #**მიღებულია პაკეტი 10…

დაკავშირებული ინფორმაცია
დიზაინის სიმულაცია მაგample Testbench მე-7 გვერდზე

ტექნიკის ტესტირება
ტექნიკის დიზაინში ყოფილიampასევე, შეგიძლიათ დაპროგრამოთ IP ბირთვი შიდა სერიული მარყუჟის რეჟიმში და შექმნათ ტრაფიკი გადაცემის მხარეს, რომელიც აბრუნებს მიმღების მხარეს.

დაბალი ლატენტური E-Tile 40G Ethernet IP აპარატურის დიზაინი მაგampმაღალი დონის ბლოკის დიაგრამა

დაბალი ლატენტური E-Tile 40G Ethernet ტექნიკის დიზაინი example მოიცავს შემდეგ კომპონენტებს:

• დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP ბირთვი.
• კლიენტის ლოგიკა, რომელიც კოორდინაციას უწევს IP ბირთვის პროგრამირებას და პაკეტის გენერირებას და შემოწმებას.
• IOPLL წარმოქმნის 100 MHz საათს 50 MHz შეყვანის საათიდან ტექნიკის დიზაინამდე.ampლე.
• JTAG კონტროლერი, რომელიც ურთიერთობს Intel სისტემის კონსოლთან. თქვენ დაუკავშირდით კლიენტის ლოგიკას სისტემის კონსოლის მეშვეობით.

მიჰყევით პროცედურას მითითებულ შესაბამის საინფორმაციო ბმულზე, რათა შეამოწმოთ დიზაინი ყოფილიampშერჩეულ აპარატურაში.

დაკავშირებული ინფორმაცია

• დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP დიზაინის ტესტირება აპარატურაში მე-9 გვერდზე
• დიზაინის ანალიზი და გამართვა სისტემის კონსოლით

შიდა მარყუჟის ტესტი
შეასრულეთ ეს ნაბიჯები შიდა მარყუჟის ტესტის შესასრულებლად:

1. გადატვირთეთ სისტემა.
   sys_reset_digital_analog
2. საათის სიხშირის და PHY სტატუსის ჩვენება.
   chkphy_status
3. ჩართეთ შიდა მარყუჟის ტესტი.
   loop_on
4. საათის სიხშირის და PHY სტატუსის ჩვენება. rx_clk დაყენებულია 312.5 MHz და
   rx_pcs_ready დაყენებულია 1-ზე.
   chkphy_status
5. გაუშვით პაკეტის გენერატორი.
   start_pkt_gen
6. შეაჩერე პაკეტის გენერატორი.
   stop_pkt_gen
7. Review გადაცემული და მიღებული პაკეტების რაოდენობა.
   chkmac_stats
8. გამორთეთ შიდა მარყუჟის ტესტი.
   loop_off

გარე მარყუჟის ტესტი
შეასრულეთ ეს ნაბიჯები გარე მარყუჟის ტესტის შესასრულებლად:

1. გადატვირთეთ სისტემა.
   sys_reset_digital_analog
2. საათის სიხშირის და PHY სტატუსის ჩვენება. rx_clk დაყენებულია 312.5 MHz და
   rx_pcs_ready დაყენებულია 1. chkphy_status
3. გაუშვით პაკეტის გენერატორი.
   start_pkt_gen
4. შეაჩერე პაკეტის გენერატორი.
   stop_pkt_gen
5. Review გადაცემული და მიღებული პაკეტების რაოდენობა.
   chkmac_stats

დაბალი ლატენტური E-Tile 40G Ethernet Design Exampლე რეგისტრაცია

დაბალი შეყოვნება E-Tile 40G Ethernet Hardware Design Example რეგისტრაცია რუკა
ჩამოთვლის მეხსიერების შედგენილ რეგისტრის დიაპაზონებს ტექნიკის დიზაინისთვის მაგampლე. თქვენ წვდებით ამ რეგისტრებს სისტემის კონსოლში reg_read და reg_write ფუნქციებით.

სიტყვა ოფსეტი	რეგისტრაციის ტიპი
0x300-0x3FF	PHY რეგისტრირებს
0x400-0x4FF	TX MAC რეგისტრები
0x500-0x5FF	RX MAC რეგისტრები
0x800-0x8FF	სტატისტიკის მრიცხველის რეგისტრები – TX მიმართულება
0x900-0x9FF	სტატისტიკის მრიცხველის რეგისტრები – RX მიმართულება
0x1000-1016	პაკეტის კლიენტი რეგისტრირდება

პაკეტის კლიენტების რეგისტრირება
შეგიძლიათ დააკონფიგურიროთ Low Latency E-Tile 40G Ethernet ტექნიკის დიზაინი მაგampკლიენტის რეგისტრირების პროგრამირებით.

Addr	სახელი	ცოტა	აღწერა	HW გადატვირთვის მნიშვნელობა	წვდომა
0x1008	პაკეტის ზომის კონფიგურაცია	[29:0]	მიუთითეთ გადაცემის პაკეტის ზომა ბაიტებში. ამ ბიტებს აქვთ დამოკიდებულებები PKT_GEN_TX_CTRL რეგისტრთან. • ბიტი [29:16]: მიუთითეთ პაკეტის ზომის ზედა ზღვარი ბაიტებში. ეს გამოიყენება მხოლოდ დამატებითი რეჟიმისთვის. • ბიტი [13:0]: — ფიქსირებული რეჟიმისთვის, ეს ბიტები აკონკრეტებენ გადამცემი პაკეტის ზომას ბაიტებში. - დამატებითი რეჟიმისთვის, ეს ბიტები აკონკრეტებენ მატულ ბაიტებს პაკეტისთვის.	0x25800040	RW
0x1009	პაკეტის ნომრის კონტროლი	[31:0]	მიუთითეთ პაკეტების რაოდენობა პაკეტების გენერატორიდან გადასაცემად.	0 xA	RW
0x1010	PKT_GEN_TX_C TRL	[7:0]	• ბიტი [0]: დაჯავშნილი. • ბიტი [1]: პაკეტის გენერატორის გამორთვის ბიტი. დააყენეთ ეს ბიტი 1-ზე, რათა გამორთოთ პაკეტის გენერატორი და გადააყენეთ იგი 0-ზე, რათა ჩართოთ პაკეტის გენერატორი. • ბიტი [2]: დაჯავშნილი. • ბიტი [3]: აქვს 1-ის მნიშვნელობა, თუ IP ბირთვი არის MAC loopback რეჟიმში; აქვს 0 მნიშვნელობა, თუ პაკეტის კლიენტი იყენებს პაკეტის გენერატორს.	0x6	RW
განაგრძო…

Addr	სახელი	ცოტა	აღწერა	HW გადატვირთვის მნიშვნელობა	წვდომა
			• ბიტი [5:4]: — 00: შემთხვევითი რეჟიმი — 01: ფიქსირებული რეჟიმი — 10: დამატებითი რეჟიმი • ბიტი [6]: დააყენეთ ეს ბიტი 1-ზე, რათა გამოიყენოთ 0x1009 რეგისტრი, რათა გამორთოთ პაკეტების გენერატორი გადასაცემი პაკეტების ფიქსირებული რაოდენობის მიხედვით. წინააღმდეგ შემთხვევაში, PKT_GEN_TX_CTRL რეგისტრის ბიტი [1] გამოიყენება პაკეტის გენერატორის გამორთვისთვის. • ბიტი [7]: — 1: გადაცემისთვის პაკეტებს შორის უფსკრულის გარეშე. — 0: გადაცემისთვის პაკეტებს შორის შემთხვევითი უფსკრულით.
0x1011	დანიშნულების მისამართი ქვედა 32 ბიტით	[31:0]	დანიშნულების მისამართი (დაბალი 32 ბიტი)	0x56780 ADD	RW
0x1012	დანიშნულების მისამართის ზედა 16 ბიტი	[15:0]	დანიშნულების მისამართი (ზედა 16 ბიტი)	0x1234	RW
0x1013	წყაროს მისამართი ქვედა 32 ბიტით	[31:0]	წყაროს მისამართი (დაბალი 32 ბიტი)	0x43210 ADD	RW
0x1014	წყაროს მისამართი ზედა 16 ბიტი	[15:0]	წყაროს მისამართი (ზედა 16 ბიტი)	0x8765	RW
0x1016	PKT_CL_LOOPB ACK_RESET	[0]	MAC მარყუჟის გადატვირთვა. დააყენეთ 1-ის მნიშვნელობაზე დიზაინის გადატვირთვისთვის example MAC loopback.	1'b0	RW

დაკავშირებული ინფორმაცია
დაბალი ლატენტური E-Tile 40G Ethernet კონტროლისა და სტატუსის რეგისტრის აღწერა აღწერს დაბალი ლატენტურ E-Tile 40G Ethernet IP ბირთვის რეგისტრებს.

დიზაინი მაგampინტერფეისის სიგნალები
დაბალი ლატენტურობის E-Tile 40G Ethernet ტესტის სკამი არის დამოუკიდებელი და არ საჭიროებს თქვენგან რაიმე შეყვანის სიგნალების მართვას.

დაბალი შეყოვნება E-Tile 40G Ethernet Hardware Design Exampინტერფეისის სიგნალები

სიგნალი	მიმართულება	კომენტარები
clk50	შეყვანა	ამ საათს მართავს დაფის ოსცილატორი. • იმოძრავეთ 50 MHz სიხშირით Intel Stratix 10 დაფაზე. • იმოძრავეთ 100 MHz სიხშირით Intel Agilex-ის დაფაზე. ტექნიკის დიზაინი მაგample მარშრუტებს ამ საათს IOPLL-ის შეყვანამდე მოწყობილობაზე და აკონფიგურირებს IOPLL-ს, რომ მართოს 100 MHz საათის შიგნით.
clk_ref	შეყვანა	იმოძრავეთ 156.25 MHz სიხშირით.
განაგრძო…

სიგნალი	მიმართულება	კომენტარები
cpu_resetn	შეყვანა	აღადგენს IP ბირთვს. აქტიური დაბალი. გადააქვს გლობალური მყარი გადატვირთვის csr_reset_n IP ბირთვზე.
tx_serial [3:0]	გამომავალი	გადამცემი PHY გამოსცემს სერიულ მონაცემებს.
rx_serial [3:0]	შეყვანა	გადამცემი PHY შეაქვს სერიულ მონაცემებს.
user_led [7:0]	გამომავალი	სტატუსის სიგნალები. ტექნიკის დიზაინი მაგampაკავშირებს ამ ბიტებს სამიზნე დაფაზე LED-ების დასაყენებლად. ცალკეული ბიტები ასახავს შემდეგ სიგნალის მნიშვნელობებს და საათის ქცევას: • [0]: მთავარი გადატვირთვის სიგნალი IP ბირთვზე • [1]: clk_ref-ის გაყოფილი ვერსია • [2]: clk50-ის გაყოფილი ვერსია • [3]: 100 MHz სტატუსის საათის გაყოფილი ვერსია • [4]: ​​tx_lanes_stable • [5]: rx_block_lock • [6]: rx_am_lock • [7]: rx_pcs_ready

დაკავშირებული ინფორმაცია
ინტერფეისები და სიგნალის აღწერილობები გთავაზობთ დაბალი ლატენტური E-Tile 40G Ethernet IP ძირითადი სიგნალების დეტალურ აღწერას და ინტერფეისებს, რომლებსაც ისინი ეკუთვნის.

დაბალი ლატენტური E-Tile 40G Ethernet Intel FPGA IP არქივები
თუ IP ძირითადი ვერსია არ არის ჩამოთვლილი, გამოიყენება წინა IP ვერსიის მომხმარებლის სახელმძღვანელო.

Intel Quartus Prime ვერსია	IP Core ვერსია	მომხმარებლის სახელმძღვანელო
20.1	19.1.0	დაბალი ლატენტური E-Tile 40G Ethernet Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტის გადასინჯვის ისტორია დაბალი ლატენტური ელ.ფილა 40G Ethernet Design Exampმომხმარებლის სახელმძღვანელო

დოკუმენტის ვერსია	Intel Quartus Prime ვერსია	IP ვერსია	ცვლილებები
2020.06.22	20.2	20.0.0	დამატებულია მოწყობილობის მხარდაჭერა Intel Agilex მოწყობილობებისთვის.
2020.04.13	20.1	19.1.0	საწყისი გამოშვება.

ინტელის კორპორაცია. Ყველა უფლება დაცულია. Intel, Intel-ის ლოგო და სხვა Intel ნიშნები არის Intel Corporation-ის ან მისი შვილობილი კომპანიების სავაჭრო ნიშნები. Intel იძლევა გარანტიას მისი FPGA და ნახევარგამტარული პროდუქტების შესრულებაზე მიმდინარე სპეციფიკაციების შესაბამისად Intel-ის სტანდარტული გარანტიის შესაბამისად, მაგრამ იტოვებს უფლებას ნებისმიერ დროს შეიტანოს ცვლილებები ნებისმიერ პროდუქტსა და სერვისში შეტყობინების გარეშე. Intel არ იღებს პასუხისმგებლობას ან პასუხისმგებლობას, რომელიც წარმოიქმნება აქ აღწერილი ნებისმიერი ინფორმაციის, პროდუქტის ან სერვისის აპლიკაციის ან გამოყენების შედეგად, გარდა იმ შემთხვევისა, რაც წერილობით არის დათანხმებული Intel-ის მიერ. Intel-ის მომხმარებლებს ურჩევენ მიიღონ მოწყობილობის სპეციფიკაციების უახლესი ვერსია, სანამ დაეყრდნონ რაიმე გამოქვეყნებულ ინფორმაციას და განათავსონ შეკვეთები პროდუქტებსა და სერვისებზე. სხვა სახელები და ბრენდები შეიძლება მოითხოვონ, როგორც სხვების საკუთრება.

დოკუმენტები / რესურსები

intel Low Latency E-Tile 40G Ethernet Intel FPGA IP Design Example [pdf] მომხმარებლის სახელმძღვანელო დაბალი შეყოვნება E-Tile 40G Ethernet Intel FPGA IP Design Example, დაბალი შეყოვნება, E-Tile 40G Ethernet Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example

ცნობები

• მომხმარებლის სახელმძღვანელო